GB∕ T 20870.10-2023 半导体器件 第16-10部分：单片微波集成电路技术可接收程序（正式版）

GB/T20870.10—2023/半导体器件第16-10部分：(IEC60747-16-10:2国家市场监督管理总局国家标准化管理委员会1 Ⅲ IV 1 1 2 23.2标准值和优选值 2 2 3 4 44.1器件技术的范围 4 5 6 8 8 8 9 5.4过程的确认与控制 6.1掩模制造的范围 6.2活动说明及流程图 6.3工艺的确认和控制 7MMIC的晶圆制造 7.1MMIC的晶圆制造范围 7.2活动说明和流程图 7.4材料 7.6工艺的确认方法和控制 7.7相互关系 Ⅱ 8.1MMIC的晶圆测试的范围 8.2活动说明和流程图 8.4测试程序 8.5相互关系 209裸芯片交付的背面工艺 209.1裸芯片交付的背面工艺的范围 209.2活动说明和流程图 20 229.4材料 229.5工艺的确认方法和控制 229.6相互关系 229.7放行的有效性 23 23 2310.2活动说明和流程图 23 24 25 10.6工艺的确认和控制 25 26 2611.2活动说明和流程图 26 2811.5接口 2911.6工艺的确认和控制 11.7工艺极限验证 12.1工艺表征的识别 13.1活动说明和流程图 ⅢGB/T20870.10—202 3813.3放行的有效性 38 40Ⅲ本文件等同采用IEC60747-16-10:2004《半导体器件第16-10部分单片微波集成电路技术可接GB/T20870.10—2023/IEC6074 1GB/T20870.10—2023/IEC6074半导体器件第16-10部分：theuseoftheirmultiplesandcertainotherIEC60027(所有部分)电工技术用字母符号(Lettersymbolstobeusedinelectricaltechnology)IEC60050国际电工词汇(InterIEC60068(所有部分)环境试验(Environmentaltesting)IEC60191-2半导体器件的机械标准化第2部分：尺寸(Mechanicalstandardisationofsemicon-IEC60617(所有部分)简图用图形符号(Graphicalsymbolsfordiagrams)IEC60747-1半导体器件分立器件和集成电路第1部分：总则(Semiconductordevices—Dis-IEC60747-16-1半导体器件第16-1部分：微波集成电路-放大器(Semiconductordevices—PartIEC60747-16-2半导体器件第16-2部分：微波集成电路预分频器(Semiconductordevices—Part16-2:Microwaveintegratedcircuits—FPart16-3:Microwaveintegratedcircuits—FrequencyIEC60747-16-4半导体器件第16-4部分：微波集成电路开关(Semiconductordevices—PartIEC60748-1半导体器件集成电路第1部分：总则(Semiconductordevices—Integratedcir-QualityAssessmentSystemforElectronicComponent(I2QC001005:2000电子元器件IEC质量评定体系(IECQ)程序规则-经ISO9000批准的企业、产品和服务的登记表(IECQualityAssessmentSystemforElectronicComponent(IECQ)-Registeroffirms,productsandservicesapprovedusystem,includingISO技术可接收允许定制器件或工艺来适应每个客户。因优选值的传统概念应用可以有一定局限3ASIC——专用集成电路(ApplicationSpecificIntegratedCircuit);BDS——空白详细规范(BlankDetailSpecification);BICMOS——双极互补金属氧化物硅(BipolarandComplementaryMetalOxideSilicoCAD——计算机辅助设计(ComputerAidedDesign);CAE——计算机辅助工程(ComputerAidedEngineering);CECC——欧洲电工标准化委员会电子元器件委员会(CENELECElectronicComponentsCom-CMB——合同管理处(ContractManagementBranch);Cpk——关键过程能力指数(Indexofcriticalprocesscapability);DIL——双列直插封装(DualInLinePackage);DyePenetrant(ZYGLO)——染料浸透(即荧光透视法)密封试验；EDP——电子数据处理(ElectronicDataProcessing);EFR——电气故障率(ElectricalFaERC——电气规则检查(ElectricalRulesCheck);ESD——静电放电(ElectroStaticDischarge);HBT——异质结双极晶体管(Hetero-junctionBipolarTransistor);HEMT——高电子迁移率晶体管(HighElectronMobilityTransistor);ISO9000——ISO国际质量标准(ISOInternationalQualityRules);JFET——结型场效应管(JunctionFieldEffectTransistor);LRM——延迟线反射匹配(LineReflectMatch);LVS——布局与原理图(LayoutVersusSchematics);MESFET——金属半导体场效应晶体管(MetalSemiconductorFieldEffectTransistor);MMIC——单片微波集成电路(MonolithicMicrowaveIntegratedCircuits);MODFET——调制掺杂场效应晶体管(ModulationDopedFieldEffectTransistor);45集成电路的设计和制造周期可涉及一个或多个有资质的公司或制造厂，这些公司或制造厂在6晶圆测试组装测试将在QC001005-2000中发布的信息、公司的注册者、IECQ-7GB/T20870.10—2023/IEC6074最大互连层数：金属成分：栅极材料：钝化材料：支架/引线框架：芯片安装：(如GaAs)*等)(如铜/合金42等)8等对湿度85%下1000h)(如一65℃~+150℃)9b)工艺设计1)物理特性(电路设计要求);2)电特性；3)布局规则。2)布局与原理图(LVS);3)工艺规则(晶圆制造和组装);1)线性仿真(频域);2)谐波平衡；规则);4)验证和确认程序；5)封装选择或设计程序；布局布局组装 ●编制技术需求规范。 ●功能仿真；●针对测试的仿真●位置和电磁仿真。●对原型的表征和评价。b)定义 ●布局与原理图：●反向建模。 表面尺寸；100%按规范预测试划片封装贮存 合格应规定背面工艺设备和预定范围的信息。维修和校准方案宜包括在内。所有成品制造商用设备宜符合7.3的要求。9.4材料 应规定用于确认和控制工艺的程序。应规定使用基于测试数据和工艺知识的统计方法，确定控制TRB在质量控制方面的直接责任，允许对组装和封装的工艺裸芯片传递的背面工艺分包可依据4.4的规定。 ——划线 说明表(QDS)GB/T20870.10—2023/IEC6074 ●热阻值。 ●接地和电源阻抗；●交叉耦合效应；●高电压效应；●高电流效应。●物理限制(尺寸等);●环境条件的限制；●引线布局。测试工厂也可以为最终测试和/或工艺表征开发软件工具和程序。但-—环境和清洁度控制； 组装预老炼终点测试拒收批 ●未测试参数的评价。●确认电路技术规范是否完整。●了解技术限制；●软件工具到位(后处理器等); ●测量标准维护；●待测试产品的处理；●环境保护(ESD等); ●可追溯性记录。 b)稳态应力试验态应力底板最高温度应比步进应力试验底板温度低至少20℃,该步150℃上)至少2000h,来验证外推工作范围的有效性。在这个温度，预计很少出现失效，200℃下的2000h寿命对应在器件最高工作温度150℃下的1年，或如果失效激活能是2eV,则是32年)。GB/T20870.10—2023/IEC6074 除非TADD另有规定，技术可接收的扩展/修订申请应包括与新引进和/或变更的工艺有关的 ●关键工艺的识别；●测量参数选择；●测量系统选择。 ●同一平面上的规则(间距);●对齐规则和叠加规则(步长覆盖);GB/T20870.10—2023/IEC6074 ●建立该技术的ESD限制；