FPGA应用开发智慧树知到期末考试答案章节答案2024年上海电力大学

FPGA应用开发智慧树知到期末考试答案+章节答案2024年上海电力大学根据FPGA器件在配置电路中的作用，可将其编程配置策略分为（）三类。

答案:主动配置（AS）模式;JTAG模式;被动配置（PS）模式VerilogHDL中内置的开关级建模元件主要有（）

答案:MOS开关;电源;CMOS开关;双向开关常用的可编程逻辑器件主要有()。

答案:PAL;FPGA;CPLD;GAL下列哪个基本门级元件是表示控制信号低电平有效的三态缓冲器？（）

答案:bufif0以下哪种不是VerilogHDL中内置的开关级建模元件（）

答案:与门下列基本门元件中，（）表示控制信号高电平有效的三态缓冲器。

答案:bufif1alwaysbegin#5clk=0；#10clk=~clk;end产生的波形（）。

答案:占空比1/3下列基本门元件中，（）是多输出门。

答案:not下面哪个是可以用VerilogHDL语言进行描述，而不能用VHDL语言进行描述的级别？（）

答案:晶体管开关级设A=4’b1001，B=4’b1010，C=1’b1，则A＜＜1=（）。

答案:4’b0010FSM的二段式描述风格中，二段分别描述什么？（）

答案:状态转移、输出always@(posegdeclk)begincnt=n+1;q=~q;endassigny=a+b;写出下面程序中变量q，a，b的类型。（）

答案:a,b可为reg或wire型；q为reg型。Alwaysbegin#5clk=0；#10clk=~clk；end产生的波形()。

答案:占空比1/3下列哪个基本门级元件是表示控制信号高电平有效的三态缓冲器？（）

答案:bufif1在VerilogHDL中，下列哪个语句不是分支语句？（）

答案:while以下哪个选项是FPGA与CPLD的相同点？（）

答案:是大规模集成电路在VerilogHDL中，下列说法错误的是（）。

答案:任务定义没有端口列表，函数定义有端口列表下列时间尺度定义为`timescale10ns/1ns，下列选项正确的是（）。

答案:#1.6表示延时16ns请写出VerilogHDL中定义仿真时间单位为1ns、仿真时间精度为100ps的语句：()。

答案:`timescale1ns/100ps

答案:对目前国际上较大的PLD器件制造公司有Altera和Xilinx。（）

答案:对阻塞性赋值符号为=，一般用在组合逻辑电路设计中。（）

答案:对设计FSM的基本步骤是画出状态转换图；确定状态编码和编码方式；写出状态方程和输出方程；编写verilog代码。（）

答案:对VerilogHDL常用的建模描述方式有结构化建模描述，数据流建模描述，行为建模描述和混合设计描述。（）

答案:对supply0vdd；表示申明vdd为电源。（）

答案:错

答案:对生成测试平台的时钟激励信号有很多种方法。常用的方法有：从一个initial块中施加线激励,从一个循环或always块中施加激励,从一个向量或整数数组中施加激励,记录一个仿真过程，然后在另一个仿真中回放施加激励等。（）

答案:对module是VerilogHDL的关键词。（）

答案:对判断一位全加器模块的程序是否有错moduleadder(a,b,cin,sum,cout)inputa,b,cin;outputsum,cout;regsum,cout;assign{co,sum}＜=a+b+cin;endmodule;（）

答案:错在VerilogHDL中，wire是一种线网型变量，reg是一种寄存器型变量。（）

答案:对根据输入与输出的关系，可以把有限状态机分为米莉型和摩尔型。这两类有限状态机的区别是米莉型输出是输入的函数，摩尔型输出只和存储电路状态有关。（）

答案:对MOS开关元件可用关键字nmos和pmos声明。（）

答案:对声明一个名为d_out的8位寄存器变量，wire[7:0]d_out;（）

答案:错任何符合语法的VerilogHDL程序都可以综合。（）

答案:错在VerilogHDL中，用13_5.1e2表示数字135.1。（）

答案:错在VerilogHDL中，系统函数和系统任务一般以符号$开头，编译向导语句以符号#开头。()

答案:错测试平台为RTL代码或门级网表的功能验证提供验证平台，该平台包括待验证的设计（DUT）、激励信号产生器和输出显示控制等。（）

答案:对设A=4’b1010，B=4’b0011，C=1’b1，则~A=0b0101，{A,B[0],C}=0b101011。（）

答案:对声明一个名为a_in的4位向量线网：wire[3:0]a_in;（）

答案:对逻辑综合是标准单元库和特定的设计约束的基础上，把设计的高层次描述转化为优化的门级网表的过程。（）

答案:对VerilogHDL中常用的的建模描述方式有结构化建模方式、数据流建模方式和行为建模描述方式。（）

答案:对always语句和initial语句的关键区别是initial块内的语句只执行一次，主要用于仿真测试，不能进行逻辑综合；always块内的语句是不断重复执行的，在仿真和逻辑综合中均可使用。不能相互嵌套。（）

答案:对

答案:对常用的可编程逻辑器件主要有PAL/GAL、CPLD和FPGA等三大类。（）

答案:对QuartusII可以采用文本输入法和图形输入法进行电路设计。（）

答案:对选择下面两段代码正确的一个。（）

答案:moduleexample(o1,o2,a,b,c,d);inputa,b,c,d;outputo1,o2;rego1;andu1(o2,c,d);always@(aorb)if(a)o1=b;elseo1=0;endmodule分析下列程序，得到10时刻执行结果a=1，15时刻b=1，20时刻c=1。initialfork#10a=1;#15b=1;begin#20c=1#10d=1;end#25e=1;Join（）

答案:对

答案:对Altera公司的QuartusII和公司的ModelSim是两种目前世界上比较流行和实用的EDA工具软件。（）

答案:对以下哪些系统函数实现读取当前仿真时间（）

答案:$stime；;$realtime；;$time；Testbench的主要功能是（）

答案:将仿真数据显示在终端或存为文件，也可以显示在波形窗口中以供分析检查；;正确例化设计电路；;为设计电路提供激励信号；;复杂设计可以使用EDA工具，或者通过用户接口自动比较仿真结果与理想值，实现结果的自动检查。系统函数和任务一般以符号#开头。（）

答案:错以下哪些系统任务实现文本输出（）

答案:$display；;$strobe；;$monitor。;$write；$write与$display相同，不同的是不会自动换行.（）

答案:对以下信号名中，最具可读性的是（）

答案:addr_count异步设计非常容易产生毛刺现象和亚稳态。（）

答案:对相同功能的电路采用的代码风格不同，最终综合后的RTL电路结构依然是相同的。（）

答案:错评价Verilog代码的优劣不在于代码段的整洁简短，而在于代码是否能由综合工具流畅合理地转换成速度快和面积小的硬件形式。（）

答案:对使用双斜杠进行的注释行以分号结束；使用/**/进行的注释，/*和*/各占用一行，并且顶头。（）

答案:对状态机常用状态编码有顺序编码、格雷码和独热码三种。（）

答案:对有限状态机的三段式描述指包含三个always模块。（）

答案:错有限状态机的代码可采用一段式、二段式和三段式描述方法。（）

答案:对采用有限状态机设计，易于构成性能良好的同步时序逻辑，有利于消除大规模逻辑电路中常见的竞争冒险现象。（）

答案:对电路输出与电路输入有关的有限状态机电路被称为moore机。（）

答案:错阻塞性赋值符号为＜=，非阻塞性赋值符号为=。()

答案:错bufif0是VerilogHDL中内置的基本门级元件：控制信号高电平有效的三态缓冲器。（）

答案:错某一纯组合电路输入为in1,in2和in3,输出为out,则该电路描述中always的事件表达式应写为always@(in1,in2,in3);（）

答案:对若某一时序电路由时钟clk信号上升沿触发,同步高电平复位信号rst清零,该电路描述中always的事件表达是应该写为always@(posedgeclkorrst)。()

答案:错VerilogHDL中内置了12种类型的基本门级元件模型。（）

答案:对下列语句中，不属于并行语句的是（）。

答案:case语句下列标识符中，（）是合法的标识符。

答案:_date“a=4`b11001,b=4’bx110”选择正确的运算结果（）

答案:a&&b=1;如果线网类型变量说明后未赋值，起始缺省值是()

答案:zreg[7:0]mema[255:0]正确的赋值是()

答案:mema[5]=3’d0,以下哪些是SOPC的基本特征（）

答案:至少包含一个嵌入式处理器内核;低功耗;可