电子电路设计（数字篇）智慧树知到期末考试答案章节答案2024年青岛大学

电子电路设计（数字篇）智慧树知到期末考试答案+章节答案2024年青岛大学边沿触发器只有上升沿触发的。

答案:错仿真组合逻辑电路时，输入激励信号的设置原则是：尽量有规律的覆盖所有输入可能。

答案:对状态机建模时，一开始并不知道有多少个状态。

答案:对由于Moore型电路的输出是与时钟同步的，所以Moore型电路比Mealy型电路抗干扰。

答案:对非阻塞赋值<=：等式右侧的计算结果不立刻赋值给左边，进程结束后，统一赋值。

答案:对时序逻辑电路中肯定包含触发器。

答案:对时序逻辑电路可以只有时钟信号，没有其他输入信号。

答案:对VerilogHDL中，initial语句是不可综合语句。

答案:对4位全加器，输入端和输出端加起来一共有多少个？

答案:10余三码的好处是？

答案:进位电路更简单写出最高位为符号位的二进制数(011011)2的补码（）

答案:011011不含附加输出功能的译码器，对于5输入译码器，应该有多少输出？

答案:32任意逻辑函数都的最小项之和表达式都是唯一的。

答案:对组合逻辑电路的输出仅取决于当前输入。

答案:对所有触发器在结构上都必须将输出信号接回输入，以此来获取存储能力。

答案:对D触发器的下一状态仅取决于输入信号D，所以它是组合逻辑电路。

答案:错常见进制中，只有二进制的补码可以通过取反加一得到。

答案:对VerilogHDL中，module和endmodule必须成对出现。

答案:对普通8-3编码器的真值表中，8个信号输入有256种组合，但真值表没有穷举出256种可能性，这代表输入信号含有约束条件。

答案:对真值表、函数式、逻辑图、卡诺图和时序图可以相互转换。

答案:对因为无关项的值恒等于0，所以，往逻辑表达式里添加无关项，或删除无关项，逻辑函数值不改变。

答案:对VerilogHDL中，always@(posedgeclk)代表上升沿触发。

答案:对主从触发器性能比边沿触发器差。

答案:对VerilogHDL中，关于#2rst=1;说法正确的是？

答案:这是不可综合语句;代码只能仿真使用以下电路属于组合逻辑电路的是？

答案:编码器;数值比较器以下编程语言中，不属于硬件描述语言的有哪些？

答案:python;C++8位全加器，输入端和输出端加起来一共有多少个？

答案:18已知某芯片高电平噪声容限为3.5V，请问属于什么电路？

答案:CMOS计数器必须有的输入功能引脚是？

答案:时钟输入引脚用卡诺图化简Y=ABC+ABD+C'D'+AB'C+A'CD'+AC'D

答案:A+D'以下哪种数字芯片的输出结构可以实现不同输入电平匹配？

答案:OC门三输入变量的真值表一共有几行？

答案:8格雷码的优点是？

答案:不容易发生竞争冒险独热码的优点是？

答案:免解码速度快J=1，K=1时，JK触发器的下一个clk后输出？

答案:取反D触发器的特征方程是？

答案:Q*=D设计一个四变量的多数表决器，当输入变量ABCD有3个或3个以上为1时输出1，其余状态输出0，写出表决器电路的最简与或表达式。

答案:ABC+ABD+ACD+BCD任意逻辑函数都可以用最小项之和来表示。

答案:对同步时序逻辑电路比异步时序逻辑电路用途更广。

答案:对数码管动态显示例程中，任何时候只有一个数码管是亮的。

答案:对计算机系统内部都是用补码进行运算。

答案:对编码有数值大小之分。

答案:错移位寄存器不仅能实现串行数据转并行数据，还可以实现并行数据转串行数据。

答案:对所有进制的补码都可以通过取反加一得到。

答案:错VerilogHDL中，if(A=1)，将一定执行下面的语句。

答案:对ModelSim需要硬件描述语言编程

答案:对ModelSim仿真比vwf仿真功能更多。

答案:对VerilogHDL中，if(A==1)，代表当A等于1时，执行下面的语句。

答案:对模块例化属于结构描述。

答案:对BCD码是恒权码。

答案:对不同的逻辑表达式，可能具有同样的功能。

答案:对Verilog中的常数可以用2进制、8进制、10进制和16进制表示,没有明确表示时默认为10进制。

答案:对同步时序逻辑电路比异步时序逻辑电路更可靠。

答案:对VerilogHDL中，always和end必须成对出现。

答案:错VerilogHDL中，模块名不能以数字开头。

答案:对余三码是恒权码。

答案:错阻塞赋值=：等式右侧的计算结果立刻赋值给左边，再进行下一句语句。

答案:对数字电路中，将10MHz晶振信号作为计数器的CLK，来实现肉眼可见的LED闪烁，以下哪些计数周期值是合理的？

答案:1000000;500000VerilogHDL中，对Y赋值10（十进制），正确的代码有？

答案:Y=4'b1010;Y=4'ha;Y=4'o12;Y=4'd10状态转换图和次态卡诺图之间的关系是？

答案:设计时序逻辑电路时，先有状态转换图，后有次态卡诺图;状态转换图和次态卡诺图可以相互转换A、B、C均为1位变量，针对VerilogHDL代码：assign{A,B,C}=Y[2:0];正确的是？

答案:B=Y[1];A=Y[2];C=Y[0]ABC均为1位变量，VerilogHDL代码：assign{Y[1:0],Y[2]}={A,B,C};则？

答案:A=Y[1];C=Y[2];B=Y[0]具备掉电不失特性的可编程逻辑器件是什么？

答案:CPLD适合做高可靠性开关的电路是？

答案:SR锁存器异步时序逻辑电路对比同步时序逻辑电路，可能存在的优点是？

答案:结构更简单用8位（含符号位）二进制补码表示十进制数-13

答案:11110011当A=B时，输出Y为1，其余情况Y=0，Y的逻辑表达式为？

答案:AB+A'B'无关项在卡诺图中的取值是？

答案:0或1用8位（含符号位）二进制补码表示-89

答案:10100111有8-3优先编码器，为什么没有3-8优先译码器？

答案:任意输入都有唯一输出，不存在优先级VerilogHDL语法中，如果代码为outputCO;那么CO的变量类型是什么？

答案:wire型用卡诺图化简含无关项的逻辑函数：Y(A,B,C,D)=∑m(01,2,3,4,5,6,10,12)+d(7,11,13,14,15)

答案:A'+B+C已知某芯片的VOLmax=0.05VVOHmin=9.95VVILmax=3.0VVIHmin=7.0V，请问该芯片的低电平噪声容限是多少？

答案:2.95当A

答案:A'B根据输出方程Y=Q3，可以判断出该时序逻辑电路是什么类型？

答案:Moore在VeilogHDL例化代码中，用于连接内部模块的内部变量类型是？

答案:wire型将(101.011)2转换为等值的十进制数（）

答案:5.375肉眼可见的闪烁灯实际是哪种数字电路？

答案:计数器通过计数器分频的方法，总能从晶振得到合适的低频信号。

答案:对时钟引脚，是计数器必须有的功能引脚。

答案:对以50MHz晶振信号作为计数器的输入信号，来实现肉眼可见的LED闪烁，以下哪个计数周期值是合理的？

答案:50000004位数码管动态显示例程中，四位数码管是同时点亮的。

答案:错不可综合的Verilog代码也可以烧录到可编程逻辑器件中去。

答案:错由于Mealy型电路的输出不是与时钟同步的，所以Mealy型电路抗干扰。

答案:错JK触发器的特征方程是？

答案:Q*=JQ'+K'Q根据状态转换图可以画出次态卡诺图，但是根据次态卡诺图，不能画出状态转换图。

答案:错根据输出方程Y=Q1Q3，可以判断出该时序逻辑电路是什么类型？

答案:Moore优先编码器只能输入一个有效信号。

答案:错全加器级联可以实现多位加法器

答案:对普通8-3编码器的真值表中，信号输入部分没有穷举出256种可能性，这代表输入信号含有约束条件。

答案:对4位全加器，输入端和输出端加起来一共有多少个？

答案:10

答案:AC用8位（含符号位）二进制补码表示十进制