数字电子技术 第六版 课件 第10章　可编程逻辑器件

第10章

可编程逻辑器件

10.1概述10.2可编程阵列逻辑（PAL）10.3通用阵列逻辑（GAL）

10.4现场可编程门阵列（FPGA）10.5在系统可编程逻辑器件（ISP-PLD）本章小结可编程阵列逻辑（PAL）现场可编程门阵列（FPGA）通用阵列逻辑（GAL）使用方便灵活，可随时对系统逻辑功能进行修改理解通用阵列逻辑的电路结构和现场可编程门阵列的结构特点，了解在系统可编程逻辑器件的结构特点。概述可编程逻辑器件（PLD）集成度高，可通过编程工具和软件支撑开发数字系统。不仅可实现组合逻辑功能，而且还可实现时序逻辑功能。较复杂的数字系统可方便的用PLD实现。用PLD设计方便灵活，便于修改，可重复使用，开发周期短，成本低、功耗低、体积小、系统元件连线少，提高了系统工作的可靠性可编程逻辑器件类型可编程逻辑器件特点本章重点开发周期短,可重复使用系统可靠性高在系统可编程器件（ISP-PLD）PLD器件中连接的习惯画法固定连接可编程连接断开连接PLD中与门和或门的习惯画法(a)(b)YCABCBAACBYYYCBA≥1AC10.1.1PLD中与门、或门和器件连接的习惯画法PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出输入电路输入电路10.1.2可编程逻辑器件的基本结构

输入缓冲电路用以产生输入变量的原变量和反变量，并提供足够的驱动能力。

输入缓冲电路

(a)一般画法(b)PLD中的习惯画法(a)(b)AAAAAA由多个多输入与门组成，用以产生输入变量的各乘积项。例如

CABCCABBAW7=ABCABCW0=与阵列PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出10.1.2可编程逻辑器件的基本结构由多个多输入与门组成，用以产生输入变量的各个乘积项。PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出CABCCABBAW7=ABCABCW0=●●●●●●BCABC与阵列的

PLD

习惯画法10.1.2可编程逻辑器件的基本结构由图可得

Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC●●●Y3Y2Y1●●●●●●●●●●●●●与阵列或阵列PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出由多个多输入或门组成，用以产生或项，即将输入的某些乘积项相加。10.1.2可编程逻辑器件的基本结构

由PLD结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。再配以触发器，就可实现时序逻辑函数。PLD的基本结构图输入电路与阵列输出电路或阵列输入项乘积项或项输入输出

PLD的输出回路因器件不同而有所不同，但总体可分为固定输出和可组态输出两大类。10.1.2可编程逻辑器件的基本结构第10章可编程逻辑器件10.2

可编程阵列逻辑（PAL）10.2.1PAL的基本结构10.2.2PAL的输出结构10.2.1、PAL的基本结构编程前的内部结构编程后的内部结构

采用熔丝工艺制造的一次性可编程逻辑器件。可编程与阵列固定或阵列专用输出结构10.2.2

PAL的输出结构

这是一种简单的与-或结构,又称为基本组合逻辑结构,它的输出由输入决定,仅适用于设计组合逻辑电路。

或门输出接一个同相缓冲器时，输出为高电平有效；若接反相缓冲器，则输出为低电平有效。

一、

专用输出结构

输出电路由一个三态门和一个互补反馈缓冲器构成。三态门的使能信号由与阵列中的第一个与项提供。当使能信号为高电平时，I/O

端为输出端，同时输出信号也经反馈缓冲器反馈到与阵列输入端，因此可实现时序逻辑设计。当使能信号为低电平时，三态门为高阻态，此时

I/O

端为输入端，外部输入信号通过反馈缓冲器加至与阵列输入端。同一个PLA器件中的不同输出端的三态门是异步工作的，故称为异步I/O

输出。

二

异步I/O输出结构异步I/O

输出结构

三、

寄存器输出结构

在CP

上升沿作用下，或门输出信号存入D

触发器中，Q端信号通过反馈缓冲器反馈到与阵列输入端，可方便地构成同步时序逻辑电路。输出三态门的使能端由外部信号OE统一控制，在OE有效时，三态输出缓冲器开通，D

触发器Q

端的信号通过它反相后送到I/O

端为输出，可实现同步输出方式。寄存器输出结构异或-寄存器输出结构

四、

异或-寄存器输出结构

异或-寄存器输出结构是把一组与门分为两个或项，经异或门后在CP

上升沿作用下存入D

触发器，再经三态门输出，同时由Q端通过反馈缓冲器反馈到与阵列输入端。

五、PAL16L8的逻辑图第10章可编程逻辑器件10.3

通用阵列逻辑（GAL）10.3.1GAL的结构特点10.3.2GAL16V8的电路结构10.3.1GAL的结构特点相同点基本结构都是由固定的或阵列和可编程的与阵列组成不同点

GAL可进行多次编程，重复使用，输出电路采用可编程的逻辑宏单元(即OutputLogicMacro-Cell，简称OLMC)，可方便地组成多种不同的输出组态，而PAL为固定输出，因此，GAL比PAL灵活，功能更强，使用方便，可替代所有PAL器件。GAL和PAL在结构上的异同点10.3.2GAL16V8的电路结构采用CMOSE2POM工艺，可电擦除、可重复编程。VCCGAL16V8I/OI/OI/OOEI/OI/OI/OI/OI/OCLKIIIIIIIIGND12345678910111220191817161514138个输入端8个I/O端1个时钟输入端1个输出使能控制输入端一、GAL16V8的引脚和组成

二、GAL16V8逻辑图可编程与阵列(64

32)1CLK2I3I4I5I6I7I8I9II/O19I/O18I/O17I/O16I/O15I/O14I/O13I/O12OE11与阵列

输入电路

输出逻辑宏单元（OLMC）

中含有或门、D触发器和多路选择器等，通过对OLMC

编程可得到组合电路输出、时序电路输出、双向I/O端等多种工作组态。反馈缓冲器和三态输出缓冲器三、

GAL16V8简化逻辑图可编程与阵列(64

32)1CLK2I3I4I5I6I7I8I9II/O19I/O18I/O17I/O16I/O15I/O14I/O13I/O12OE11

与阵列的作用是产生输入信号的乘积项。其输入信号为8个输入端提供的原、反变量和8个反馈输入端提供的原、反变量。产生这些变量的乘积项，则由对与阵列的编程决定。

时钟输入端，提供时序电路所需要的时钟信号。输出使能控制输入端。它作为全局控制信号控制各I/O端的工作方式。三、GAL16V8简化逻辑图四、OLMC的结构和输出组态

输出逻辑宏单元主要由8输入或门、D

触发器、数据选择器和控制门电路组成。1、OLMC的结构

异或门用于控制OLMC输出信号的极性。对数据选择器编程，可获得不同输出组态，编程通过写结构控制字寄存器来实现。1、OLMC的结构四、OLMC的结构和输出组态

异或门：用于控制OLMC输出信号的极性。当XOR(n)

=0

时，D=B

XOR(n)

=B

，输出为或门输出的原变量；当XOR(n)

=1

时，

D=B

XOR(n)

=B

，输出为或门输出的反变量。因此，利用XOR

(n)的取值不同，使GAL的OLMC输出极性可以编程。XOR(n)为输出极性控制字。1、OLMC的结构四、OLMC的结构和输出组态

乘积项数据选择器PTMUX：主要用于选择第1与项P1

作为8输入或门的输入信号。当G1

的输出

PT=AC0

·AC1(n)=1时，PTMUX选择第1与项作为或门的输入信号；当PT=0

时，PTMUX输出0，这时第1与项P1

不能作为或门的输入信号。1、OLMC的结构四、OLMC的结构和输出组态

三态数据选择器TSMUX：主要用于选择三态输出缓冲器的使能信号，控制它的工作状态。当AC0、

AC1(n)为00

时，TSMUX输出VCC，三态输出缓冲器处于工作状态；当AC0、AC1(n)

为01

时，TSMUX输出0，三态输出缓冲器输出处于高阻状态；当AC0、AC1(n)

为10

时，三态输出缓冲器受外部输入OE信号控制；当AC0

、AC1(n)为11

时，三态输出缓冲器受第1与项

P1

控制。1、OLMC的结构四、OLMC的结构和输出组态

反馈数据选择器FMUX:主要用于选择不同来源的输入信号反馈到与阵列的输入端。FMUX的输入信号有4个来源：①来自D

触发器的Q端；②来自本级的I/O端；③来自相邻m单元OLMC的输出；④来自低电平0

（地）。1、OLMC的结构四、OLMC的结构和输出组态

输出数据选择器OMUX:主要用于控制输出是为组合输出还是寄存器输出。当OM=0

时，OMUX选择异或门输出送到三态输出缓冲器的输入端，这时为组合输出方式；当OM=1

时，OMUX选择Q送到三态输出缓冲器的输入端，这时为寄存器输出方式。GAL16V8的结构控制字寄存器有82位，其中有64位是用于控制与阵列中的64个与门，其余18位用于控制8个OLMC。2、GAL16V8的结构控制字GAL16V8的结构控制字的组成2、GAL16V8的结构控制字GAL16V8的结构控制字的组成

同步位SYN:只有1位，8个OLMC共用，用于控制OLMC组合逻辑电路还是时序逻辑电路。

极性控制位XOR(n)：共有8位，每个OLMC为1位，用于控制各个OLMC的输出极性。

结构控制位AC0、AC1(n):AC0为1位，8个OLMC共用；AC1(n)

为8位，每个OLMC有1位。AC0、AC1(n)

与SYN配合使用，实现控制输出逻辑宏单元的输出组态。

结构控制位AC0、AC1(n):AC0为1位，8个OLMC共用；AC1(n)

为8位，每个OLMC有1位。AC0、AC1(n)

与SYN配合使用，实现控制输出逻辑宏单元的输出组态。寄存器输出时序电路组合输出专用组合输出组合双向I/O专用组合输入3、GAL16V85种输出组态

在用GAL器件进行电路设计时，OLMC的结构控制字寄存器的设置是由开发系统软件自动完成的，不需人工设置。只要用户的逻辑设计的描述正确，符合编程设计软件的要求，开发系统在对设计源文件进行编译、器件选配时，将自动设置结构控制字寄存器，而不需人工干预。对GAL芯片的编程，是通过专用的编程器，在开发系统软件的控制下完成的。

GAL芯片还提供了对输出寄存器预置和上电复位功能，这样对电路初始化很方便。说明

第10章可编程逻辑器件10.4现场可编程门阵列(FPGA)10.4.1FPGA的基本结构10.4.2FPGA各种功能模块的作用FPGA的结构框图

FPGA主要由可编程输入/输出模块IOB(Input/OutputBlock)、可编程逻辑模块CLB(ConfigurableLogicBlock)和可编程互连资源PIR(ProgrammableInterconnectResource)三种可编程逻辑部件和存放编程数据的静态存储器SRAM组成。10.4.1

FPGA的基本结构FPGA的结构框图10.4.1FPGA的基本结构

可编程逻辑模块CLB分布在集成芯片中间，通过编程可实现组合逻辑电路和时序逻辑电路。系统主要功能由CLB实现。可编程逻辑输入/输出模块IOB分布在集成芯片的四周，是内部逻辑电路和芯片外引脚之间的编程接口。10.4.1FPGA的

基本结构FPGA的结构框图可编程互连资源PIR。提供了丰富的连线资源，用以实现CLB模块之间、CLB与IOB之间的连接。10.4.1FPGA的基本结构FPGA的结构框图静态存储器SRAM用以存放内部IOB、CLB和PIR的编程数据，并形成对IOB、CLB和PIR的控制，从而完成系统逻辑功能。系统掉电后，SRAM中数据会丢失，因此，每次系统通电后，都要把存放在EPROM中的编程数据重新装载到FPGA的SRAM中。重新装载过程可以由系统自动完成，也可由单片机控制完成。10.4.1FPGA的基本结构10.4.2

FPGA的模块功能CLB原理框图通过组合逻辑电路编程，可产生3种不同的组合逻辑电路组态。触发器具有3种不同的时钟信号，触发器的置位和清除信号也有两种，通过编程加以取舍。一、可编程逻辑模块(CLB)可编程逻辑模块（CLB）由可编程组合逻辑电路、触发器和数据选择器组成，有四个输入端、一个时钟端和两个输出端。一、可编程逻辑模块(CLB)10.4.2

FPGA的模块功能CLB的3种组态电路

3输入/2选1输出3输入/2输出4输入/单输出IOB电路框图二、可编程输入/输出模块(IOB)IOB由三态输出缓冲器G1、输入缓冲器G2、D触发器和两个数据选择器MUX1、MUX2组成。数据选择器MUX1输出为三态输出缓冲器G1提供使能控制信号。数据选择器MUX2用于选择两种输入方式。10.4.2FPGA的模块功能PIR结构示意图三、可编程互连资源

(PIR)可编程互连开关矩阵

控制互连关系的编程数据存储在分布于CLB矩阵中的SRAM单元里。通过对PIR的编程，可实现系统的逻辑互连。

它包括内部连接导线、可编程连接点、可编程互连开关矩阵。10.4.2FPGA的模块功能第10章可编程逻辑器件10.5在系统可编程逻辑器件(ISP-PLD)10.5.1ISP器件简介10.5.2ISP的组成结构与模块功能10.5.3ISP器件开发系统简介10.5.1

ISP器件简介

它是一种不用编程器、也不用把芯片从用户的系统板上取下来就可以对芯片编程的可编程逻辑器件。按集成密度分低密度ISP-PLD，如ispGAL16V8。高密度isp-HDPLD，又称为复杂在系统可编程逻辑器件（ispCPLD),ispLSI1016。10.5.2

isp1016

的结构与模块功能由两个宏块、一个全局布线区和一个时钟分配网络组成。每个宏块中含8个通用逻辑块（GLB）、一个输出布线区、一个输入总线和18个引脚。

全局布线区(又称集总布线区，即GlobalRoutingPool，简称GRP)，是可编程连线网络，通过它将芯片内各逻辑块和输入信号相互连接。

宏块的结构图

宏块主要由8个通用逻辑块GLB、一个输出布线区ORP、一个16位数据输入总线、2个直接输入端（IN0、IN1）和16个I/O单元组成。此外还有一个输出使能控制的乘积项OE，图中未画出。宏块的结构（megablock）通用逻辑块(即GenericLogicBlock，简称GLB)，是ispLSI/pLSI

芯片内部的基本逻辑单元，是最关键的部件，系统的逻辑功能主要由它来实现。GLB的结构框图与阵列控制逻辑乘积项共享阵列来自GRP的输入乘积项复位时钟直接输入输出到GRP、ORP或I/O四输出逻辑宏单元2162044一个GLB的功能相当于半个GAL16V8，但比GAL更强。因为乘积项共享阵列是在GAL固定或阵列的基础上增加了可编程共享阵列而构成，通过编程可使乘积项共享，最多可获得全部乘积项之和，因而比GAL更灵活。宏块的结构（megablock）I/O单元结构图OE数据选择器MUX1用于选择I/O单元的三种模式：

当选择码为11时，MUX1输出低电平，输出三态缓冲器处于禁止状态，此时I/O单元为输入模式；当选择码为00

时，MUX1输出高电平，输出三态缓冲器处于使能状态，此时I/O单元为输出模式；当选择码为01

或10

时，MUX1的输出由输出使能乘积项OE控制，以决定I/O单元为输入模式或为输出模式，此时I/O单元为双向I/O模式。宏块的结构（megablock）I/O单元结构图OE

MUX2、MUX3用于对GLB的输出方式和输出极性进行控制。

MUX4用于对输入方式进行控制。

MUX5、MUX6用于对时钟进行选择和极性控制。宏块的结构（megablock）I/O单元的模式宏块的结构（megablock）10.5.3

ISP器件的开发过程

一、ISP器件开发流程

二、ISP器件的开发系统ISP器件开发系统由硬件和软件两部分组成。它的硬件部分包括一台计算机和一条编程电缆。计算机用于运行编程软件，编程电缆用于将JEDEC文件