数字逻辑第4章

第４章触发器4.1基本RS触发器4.2同步触发器4.3边沿触发器4.4触发器应用举例4.5触发器Multisim10仿真实验实验与实训本章小结习题4.1基本RS触发器

1.电路结构

由两个与非门G1、G2的输入端和输出端交叉连接，

构成的基本RS触发器逻辑电路及逻辑符号如图4.1.1所示。其中，图4.1.1（a）中所示的SD和RD为输入信号，它们上方的逻辑非符号和图4.1.1（b）中所示的小圆圈表示低电平有效。

Q和Q为输出信号，在触发器处于稳定状态时，它们的逻辑状态相反，并且定义Q=1、Q=0为触发器（锁存器）的1状态，Q=0、Q=1为触发器（锁存器）的0状态；触发器输入信号变化前的原状态（也称初态或现态）用Qn表示，触发器输入信号变化后的新状态（也称次态）用Qn+1

表示。SD为置位或置1输入端，RD为复位或置0输入端。图4.1.1基本RS触发器（a）逻辑电路;（b）逻辑符号

2.工作原理

由图4.1.1（a）所示逻辑电路，并根据与非门的逻辑关系，讨论基本RS触发器的工作原理。

(1)当SD=0、RD=1时，输入信号SD有效，G1输出高电平，G2输出低电平，不论Qn(Qn)为何种状态（1或0），都有Qn+1=1、Qn+1=0，触发器置1。

(2)当SD=1、RD=0时，输入信号RD有效，G2输出高电平，G1输出低电平，不论Qn(Qn)为何种状态（1或0），都有Qn+1=0、Qn+1=1，触发器置0。

(3)当SD=RD=1时，输入信号SD、RD均无效，触发器的状态由原状态确定，保持不变。

(4)当SD=RD=0时，Qn+1=Qn+1=1，触发器既不是1状态，也不是0状态。在输入信号SD、RD二者同时由0变为1时，将无法判定触发器将置于何种状态，亦即触发器处于不定状态。因此，正常工作时输入信号应遵守SD+RD=1的约束条件，亦即不允许输入SD=RD=0的信号。

3.特性表、特性方程和波形图

描述触发器次态Qn+1与输入信号及原态Qn之间逻辑关系的表格称为触发器的特性表，描述这种逻辑关系的逻辑表达式称为触发器的特性方程。

由与非门构成的基本RS触发器的特性表如表4.1.1所示。根据表4.1.1可画出基本RS触发器的卡诺图，如图4.1.2所示。表达触发器次态Qn+1与SD、RD及初态Qn之间逻辑关系的表达式，称为触发器的特性方程。由此，由图4.1.2可得基本RS触发器的特性方程，如式（4.1.1）和式（4.1.2）所列。图4.1.1（a）所示基本RS触发器的工作波形图如图4.1.3所示，这种波形图又称为时序图。（4.1.1）图4.1.2基本RS触发器的卡诺图图4.1.3基本RS触发器的工作波形图如图4.1.3中虚线部分所示，当SD=RD=0时，触发器处于不定状态，直到下一次输入信号SD、RD不同时，输出Q和Q才有确定的状态。

基本RS触发器除采用与非门构成外，也可采用或非门构成。基本RS触发器是构成其他各种触发器的基础。基本RS触发器电路简单，但抗干扰能力差，而且输入信号S和R存在约束条件。基本RS触发器除可采用单个门电路构成外，还有集成的基本RS触发器可供选择。课堂活动

一、课堂提问和讨论

1.根据电路结构和工作特点的不同，触发器可以分为哪些类型？各有什么特点？

2.什么是置位和复位？

二、学生演讲和演板

在什么工作情况下基本RS触发器有不定状态?为什么？三、课堂练习

查找资料，熟悉四基本SR锁存器74LS279、四基本RS触发器CC4044和CC4043功能及引脚分布。4.2同步触发器

4.2.1同步RS触发器

1.电路结构

同步RS触发器是在基本RS触发器的基础上增加了两个由时钟脉冲信号CP控制的与非门G3和G4组成的，其基本电路结构形式及逻辑符号如图4.2.1所示。图中，CP为时钟控制脉冲输入信号，S和R为输入信号（高电平有效），输入信号SD、RD低电平有效，且不受时钟脉冲信号CP的控制，只要SD或RD为低电平，即可立即将触发器置1或置0，而不受时钟信号和输入信号的控制。在图4.2.1（b）所示的逻辑符号框中，C1表示CLK是编号为1的一个控制信号。1S和1R表示受C1控制的两个输入信号，只有在C1为有效电平（C1=1）时，1S和1R才能起作用。框图外部的信号输入端处没有小圆圈（有小圆圈，则表示低电平有效），表示该输入信号为高电平有效。例如，图中的CP、S、R输入信号均为高电平有效。图4.2.1同步RS触发器基本电路及逻辑符号(a)基本电路；(b)逻辑符号

2.工作原理

在SD=RD=1的前提下（下同），当CP为0时，G3、G4

的输出始终为1，被封锁；R、S输入信号无效，不会影响触发器的状态，触发器的输出Q和Q将保持原状态不变，即Qn+1=Qn。此时，称同步RS触发器被禁止。

当CP为1时，G3、G4

被解除封锁，R、S端的输入信号才能被变换、传送到构成基本RS触发器的G1、G2的输入端，与触发器的原有状态Qn共同确定触发器的次态Qn+1。此时，有同步RS触发器的特性表，如表4.2.1所示。在CP=1、SD=RD=1的前提下，根据表4.2.1可画出同步RS触发器的卡诺图，如图4.2.2所示。由图4.2.2可得同步RS触发器的特性方程，如式（4.2.1）所列。

当CP=1、SD=RD=1时，有（4.2.1）根据表4.2.1画出同步RS触发器的状态转换图，如图4.2.3所示。图中以两个圆圈（内标有0或1）分别代表触发器的0状态或1状态，用箭头表示状态转换的方向，同时在箭头的旁边标注了状态转换得条件。

根据触发器的现态Qn和次态Qn+1的取值来确定输入信号取值的关系表，称为触发器的驱动表，又称激励表；根据这种逻辑关系确定的触发器输入信号的逻辑表达式，称为触发器的驱动方程。

根据同步RS触发器的特性，可列出同步RS触发器的驱动表，如表4.2.2所示。表4.2.2同步RS触发器的驱动表

4.同步RS触发器的动作特点

（1）只有当时钟控制（同步控制）信号CP变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。

（2）在CP=1的全部时间里，S和R状态的全部变化都可引起输出状态的改变。在CP=0以后的时间里，触发器保持的是时钟控制信号CP从1回到0以前瞬间的状态。（3）异步置1（置位）输入信号SD和异步置0（复位）输入信号RD不受时钟脉冲信号CP的控制，只要SD或RD为有效低电平，即可立即直接将触发器置1或置0。

根据上述分析、讨论可知，同步RS触发器（电平触发器）在CP=1期间，如果S和R的状态多次发生变化，那么触发器输出的状态也将多次发生翻转，这就降低了触发器的抗干扰能力。4.2.2同步D触发器

1.电路结构

为避免同步RS触发器同时出现S和R都为1的不允许状态，可在S和R之间接入非门G5，如图4.2.4所示。这种经变换后只有一个输入信号D（高电平有效）的同步触发器

称为同步D触发器，是能将数据存入或取出的单元电路。图4.2.4同步D触发器逻辑电路及逻辑符号(a)逻辑电路;(b)逻辑符号

2.逻辑功能

在SD=RD=1的前提下（下同），当CP为0时，G3、G4

的输出始终为1，被封锁；输入信号D无效，不会影响触发器的状态，触发器的输出Q和Q将保持原状态不变，即Qn+1=Qn。

当CP为1时，G3、G4

被解除封锁，输入信号D(和D)

被变换、传送到构成基本RS触发器的G1、G2的输入端，与触发器的原有状态Qn共同确定触发器的次态Qn+1。此时，有同步D触发器的特性表，如表4.2.3所示。在CP=1、SD=RD=1的前提下，根据表4.2.3可画出同步D触发器的卡诺图，如图4.2.5所示。在CP=1、SD=RD=1的情况下，有同步D触发器的特性方程

Qn+1=D（4.2.2）

在CP=1、SD=RD=1的前提下，根据表4.2.3可画出同步D触发器的状态转换图，如图4.2.6所示。图4.2.5同步D触发器的卡诺图图4.2.6同步D触发器的状态转换图同样，在CP=1、SD=RD=1的前提下，根据表4.2.3可画出同步D触发器的工作波形图（又称为时序图），如图4.2.7所示。根据表4.2.3有同步D触发器的驱动表，如表4.2.4所示。图4.2.7同步D触发器的波形图

3.同步D触发器的动作特点

根据上述分析、讨论可知，在SD=RD=1的前提下，同步D触发器具有以下的动作特点：

（1）在CP=0时，触发器保持原状态不变。

（2）在CP=1的全部时间里，D状态的变化可引起输出状态的改变。在CP从1回到0以后的时间里，触发器保持的是CP从1回到0以前瞬间的状态。（3）根据上述分析、讨论可知,同步D触发器（电平触发器）在CP=1期间，如果D的状态多次发生变化，那么触发器输出的状态也将多次发生翻转，这种现象称为触发器的空翻。4.2.3同步JK触发器

1.电路结构

为避免同步RS触发器同时出现S=R=1的不允许状态，也可将触发器的输出信号Q和Q反馈到触发器的输入端。这样，G3、G4的输出就不会同时为0了，从而避免了出现输出逻辑状态不定的情况，如图4.2.8所示。这种经变换构成的同步触发器称为同步JK触发器。图4.2.8同步JK触发器逻辑电路及逻辑符号(a)逻辑电路；(b)逻辑符号

2.逻辑功能

在SD=RD=1的前提下（下同），当CP为0时，G3、G4

的输出始终为1，被封锁；输入信号J和K无效，不会影响触发器的状态，触发器的输出Q和Q将保持原状态不变，即Qn+1=Qn。

当CP为1时，G3、G4

被解除封锁，输入信号J和K被变换、传送到构成基本RS触发器的G1、G2的输入端，与触发器的原有状态Qn和Qn共同确定触发器的次态Qn+1。此时，有同步JK触发器的特性表，如表4.2.5所示。在CP=1、SD=RD=1的前提下，根据表4.2.5可画出同步JK触发器的卡诺图，如图4.2.9所示，在CP=1、SD=RD=1的情况下，有同步JK触发器的特性方程

（4.2.3）

在CP=1、SD=RD=1的前提下，根据表4.2.5可画出同步JK触发器的状态转换图，如图4.2.10所示。根据表4.2.5有同步JK触发器的驱动表，如表4.2.6所示。图4.2.9同步JK触发器的卡诺图图4.2.10同步JK触发器的状态转换图同样，在CP=1、SD=RD=1的前提下，根据表4.2.5或式（4.2.3）可画出同步JK触发器的工作波形图（又称为时序图），如图4.2.11所示。图4.2.11同步JK触发器的波形图

3.同步JK触发器的动作特点

根据上述分析、讨论可知，在SD=RD=1的前提下，同步JK触发器具有以下的动作特点：

（1）在CP=0时，触发器保持原状态不变。

（2）在CP=1时，若J≠K，则Qn+1=J；若J=K=0，则Qn+1=Qn；若J=K=1，则Qn+1=Qn。

（3）在CP=1的全部时间里，J和K状态的变化可引起输出状态的改变。在CP从1回到0以后的时间里，触发器保持的是CP从1回到0以前瞬间的状态。（4）根据上述分析、讨论可知,同步JK触发器（电平触发器）在CP=1期间，如果J和K的状态多次发生变化，那么触发器输出的状态也将多次发生翻转，同样会发生触发器的空翻。课堂活动

一、课堂提问和讨论

1.同步RS触发器在电路结构上有什么特点？

2.同步RS触发器有什么约束条件？

3.同步D触发器和同步JK触发器是否存在约束条件？为什么？

4.什么是空翻现象？同步D触发器和同步JK触发器是否存在空翻现象？为什么？二、学生演讲和演板

1.试写出同步RS触发器的特性方程。

2.试写出同步D触发器的特性方程。

3.试写出同步JK触发器的特性方程。

三、课堂练习

1.试画出同步RS触发器的状态转换图。

2.试画出同步D触发器的状态转换图。

3.试画出同步JK触发器的状态转换图。

4.3边沿触发器

4.3.1边沿D触发器

1.逻辑功能

边沿D触发器的触发方式与同步D触发器不同，为时钟脉冲边沿触发，但其逻辑功能与同步D触发器相同，即边沿D触发器的特性表、特性方程、驱动表、状态转换图都与同步D触发器相同。边沿D触发器的次态，仅在CP的下降沿（或上升沿）到达时刻才会发生变化。边沿D触发器的逻辑符号如图4.3.1所示。图4.3.1边沿D触发器的逻辑符号图中，D为信号输入端；框内的“＞”符号及与其对应的时钟脉冲信号输入端没有小圆圈，表示该触发器是由时钟脉冲上升沿触发的边沿触发器（若与其对应的时钟脉冲信号输入端有小圆圈，则表示该触发器是由时钟脉冲信号的下降沿触发的）。由此，有边沿D触发器的特性方程

Qn+1=D（CP上升沿到达时刻有效）（4.3.1）同理，边沿D触发器的特性表如表4.3.1所示。表中，“↑”表示是边沿触发方式，且为上升沿触发（若逻辑符号对应时钟脉冲信号的输入端有小圆圈，则表示该边沿触发器是由时钟脉冲信号的下降沿触发，应该用“↓”来表示）；“×”表示有效边沿触发时刻以外的无效信号。［例4.3.1］图4.3.2所示为一个边沿D触发器（上升沿触发）的时钟脉冲信号CP和输入信号D的波形，试画出触发器输出的Q和Q的波形。设触发器的初始状态为Q=0。

［解］第1个CP上升沿到达时刻，D=0，所以直到第2个CP上升沿到达之前，Q=0。

第2个CP上升沿到达时刻，D=1，所以直到第3个CP上升沿到达之前，Q=1。

第3个CP上升沿到达时刻，D=0，所以直到第4个CP上升沿到达之前，Q=0。第4个CP上升沿到达时刻，D=1，所以直到第5个CP上升沿到达之前，Q=1。

第5个CP上升沿到达时刻，D=0，所以直到第6个CP上升沿到达之前，Q=0。

边沿D触发器具有以下的动作特点：

（1）边沿D触发器是时钟脉冲信号CP上升沿（或下降沿）触发的边沿触发器。

（2）边沿D触发器的次态，仅取决于CP上升沿（或下降沿）到达时刻输入信号D的逻辑状态，而在这以前或以后，输入信号D的变化对触发器输出的状态没有影响。（3）根据上述分析、讨论可知，如果输入信号D的变化恰好发生在CP上升沿（或下降沿）到达的时刻，则边沿D触发器的次态，取决于CP上升沿（或下降沿）到达时刻之前瞬间输入信号D的状态。

2.集成边沿D触发器74LS74简介

常用的集成边沿D触发器产品较多，如74H74（T2074）、74S74（T3074）、74LS74（T4074）、

CC4013等，它们都是双D触发器，功能大致相同，均设有直接置1端（SD端）和直接置0端（RD端）。74LS74是一双列直排14脚的TTL双边沿D触发器，其功能表和外引线排列图，分别如表4.3.2和图4.3.3所示。图4.3.374LS74的逻辑符号和引脚排列图（a）逻辑符号;（b）引脚排列图4.3.2边沿JK触发器

1.逻辑功能

边沿JK触发器的逻辑符号如图4.3.4所示。图4.3.4边沿JK触发器的逻辑符号图中，J、K为信号输入端；框内的“＞”符号及与其对应的时钟脉冲信号输入端有小圆圈，表示该触发器是由时钟脉冲下降沿触发的边沿触发器（若与其对应的时钟脉冲信号输入端没有小圆圈，则表示该触发器是由时钟脉冲信号的上升沿触发的）。边沿JK触发器的触发方式与同步JK触发器不同，为时钟脉冲边沿触发，但其逻辑功能与同步JK触发器相同，即边沿JK触发器的特性表、特性方程、驱动表、状态转换图都与同步JK触发器相同。由此，有边沿JK触发器的特性方程（CP下降沿到达时刻有效）（4.3.2）同理，有边沿JK触发器的特性表，如表4.3.3所示。表中，“↓”表示是边沿触发方式，且为上升沿触发（若逻辑符号对应时钟脉冲信号的输入端没有小圆圈，则表示该边沿触发器是由时钟脉冲信号的上升沿触发的，用符号“↑”来表示）；符号“×”表示有效边沿触发时刻以外的无效信号。［例4.3.2］图4.3.5所示为一个边沿JK触发器（下降沿触发）的时钟脉冲信号CP和输入信号J、K的波形，试画出触发器输出Q的波形。设触发器的初始状态为Q=0。图4.3.5边沿JK触发器的输入波形［解］第1个CP下降沿到达时刻（及之前的瞬间），J=K=0，所以直到第2个CP上升沿到达之前，触发器保持原状态不变，Q=0。

第2个CP下降沿到达时刻（及之前的瞬间），J=K=1，所以直到第3个CP上升沿到达之前，触发器的状态发生翻转，触发器置1，Q=1。

第3个CP下降沿到达时刻（及之前的瞬间），J≠K，J=1，K=0，所以直到第4个CP上升沿到达之前，Q=J=1。第4个CP下降沿到达时刻（及之前的瞬间），J≠K，J=0，K=1，所以直到第5个CP上升沿到达之前，Q=J=0。第5个CP下降沿到达时刻，J=K=0，所以直到第6个CP下降沿到达之前，触发器保持原状态不变，Q=0。通过上述分析、讨论可知，边沿JK触发器具有以下的动作特点：

（1）边沿JK触发器是时钟脉冲信号CP下降沿（或上升沿）触发的边沿触发器。

（2）边沿JK触发器的次态仅取决于CP下降沿（或上升沿）到达时刻输入信号J、K的逻辑状态，而在这以前或以后，输入信号J、K的变化对触发器输出的状态没有影响。（3）根据上述分析、讨论可知，如果输入信号J、K的变化恰好发生在CP下降沿（或上升沿）到达的时刻，则边沿JK触发器的次态，取决于CP下降沿（或上升沿）到达时刻之前瞬间输入信号J、K的状态。（4）当CP下降沿（或上升沿）到达时刻，若输入信号J≠K，Qn+1=J；若输入信号J=K=0，触发器工作在保持状态，Qn+1=Qn；若输入信号J=K=1，触发器工作在计数状态，每输入一个CP下降沿（或上升沿），触发器的状态翻转一次，Qn+1=Qn。

2.集成边沿JK触发器74LS112简介

常用的集成边沿JK触发器产品较多，如74H112（T20112）、74S112（T30112）、74LS112（T40112）等，它们都是双D触发器、功能大致相同、均设有直接置1端（SD端）和直接置0端（RD端）。74LS112是一双列直排16脚的TTL双边沿JK触发器，其功能表和外引线排列图，分别如表4.3.4和图4.3.6所示。图4.3.674LS112的逻辑符号和引脚排列图（a）逻辑符号;（b）引脚图4.3.3T触发器和T′触发器

1.T触发器和T′触发器

在工程中，需要有这样一种逻辑功能的触发器，当输入信号（控制信号）T=1时，每来一个时钟信号CP，它的状态就翻转一次；而当输入信号（控制信号）T=0时，时钟信号CP到达时，它的状态保持不变。具备这种逻辑功能的触发器称为T触发器。T触发器的特性表如表4.3.5所示。由表4.3.5有T触发器的特性方程

Qn+1=TQn+TQn

（4.3.3）

T触发器的状态转换图和逻辑符号（下降沿触发）如图4.3.7所示。

T′触发器是指每输入一个时钟信号CP，状态就翻转一次的触发器，即只具备翻转功能的T触发器。T′触发器的特性方程为

Qn+1=Qn

（4.3.4）

图4.3.7T触发器的状态转换图和逻辑符号（下降沿触发）（a）状态转换图；（b）逻辑符号

2.由JK触发器构成T触发器和T′触发器

在计数器中经常要用到T触发器和T′触发器，但集成触发器系列产品中并没有这两种类型的产品，它们一般是由JK触发器或D触发器构成的。实际上，只要将JK触发器的两个输入端连在一起作为输入信号T端，就构成了T触

发器。

将T代入JK触发器特性方程中的J和K，便可得到T触发器的特性方程由JK触发器构成的下降沿触发的T触发器和T′触发器如图4.3.8所示。图4.3.8由JK触发器构成的下降沿触发的T触发器和T′触发器（a）T触发器;（b）T′触发器根据式（4.3.6）有由D触发器构成的上升沿触发的T触发器和T′触发器，如图4.3.9所示。图4.3.9由D触发器构成的上升沿触发的T触发器和T′触发器（a）T触发器；（b）T′触发器若需要其他功能的触发器，可以用这两种触发器变换获得。从上述用JK触发器和D触发器构成T触发器和T′触发器的案例，可以看出触发器间的相互转换，大约有以下几个步骤：

（1）写出已有触发器的特性方程；

（2）写出待求触发器的特性方程；

（3）比较两个特性方程的，求出转换逻辑，写出已知触发器输入信号对应的逻辑表达式（驱动方程）；

（4）画出逻辑电路图。课堂活动

一、课堂提问和讨论

1.边沿触发器有什么特点？

2.写出T触发器和T′触发器的特性方程。

3.说明边沿触发器能消除“空翻”的原因。

二、学生演讲和演板

画出边沿D触发器和边沿JK触发器的逻辑符号和状态转换图。

三、课堂练习

试将D触发器转换为JK触发器。

4.4触发器应用举例

1.消振开关

机械开关在状态转换时会产生抖动，从而在电子线路中产生错误的信号，如图4.4.1（a）、（b）所示。为消除因开关抖动而产生的错误信号，可采用基本RS触发器构成去开关抖动电路，如图4.4.1（c）所示。当开关S从位置2拨向位置1时，SD=0、RD=1，触发器置1。由于开关的瞬间抖动，SD还会接通高电平1，但此时RD=1、SD=1，触发器将保持原状态不变，电路保持原态，并不会产生图4.4.1（b）所示的抖动(接通抖动)。当开关从断开位置1拨向接通位置2时，RD=0，SD=1，触发器置0。由于开关的瞬间抖动，RD还会接通高电平1，但此时SD=1、RD=1，触发器将保持原状态不变，电路保持原态，并不会产生图4.4.1（b）所示的抖动（断开抖动）。因此，虽然开关会抖动，但RS触发器输出

的电压波形不会产生抖动。由基本RS触发器构成的去开关抖动电路的输出波形如图4.4.1（d）所示。图4.4.1采用基本RS触发器构成的去抖动开关电路(a)普通开关电路；(b)抖动波形；(c)去抖动开关电路；(d)去抖动后的波形

2.异步脉冲同步化电路

在数字系统中，为防止由于输入信号脉宽太窄，不能覆盖边沿触发脉冲到达时刻，可能产生的信号丢失，并与时钟信号同步，常采用如图4.4.2所示的异步脉冲同步化电路。图中，FF1、FF2为具有异步置1端（SD端）上升沿触发的D触发器。利用FF1的异步置1功能，使输入信号D直接将FF1置位，这样，即使输入信号D脉宽较窄也不易产生丢失。同时，由于同步时钟脉冲信号的作用，实现了输入信号与整个系统的同步，当然延迟了一个时钟周期。图4.4.2异步脉冲同步化电路（a）逻辑电路;（b）工作波形

3.单脉冲发生器

一种输出脉宽tW等于一个时钟周期TC的单脉冲发生器，如图4.4.3所示。图中，设FF1、FF2的起始状态为0，当脉宽足够大的控制信号D（大于时钟周期TC，以确保触发）由0变为1后，在随后时钟信号CP的上升沿将使Q1变为1，而下一个时钟信号CP的上升沿将使Q2变为0，从而在与门的输出一个确定宽度（tW=TC）的单个脉冲信号Y。图4.4.3tW=TC的单脉冲发生器（a）逻辑电路;（b）工作波形

4.二分频电路

每输入一个时钟信号CP，T′触发器的状态就翻转一次，即T′触发器具有计数的功能。因此，可以用一个T′触发器构成一级二分频电路。图4.4.4（a）所示为用一个D（T′）触发器构成的一级二分频电路，图4.4.4（b）所示为该二分频电路的工作波形。由图4.4.4（b）可以看出，输出信号Q的周期是输入时钟信号CP的两倍，即实现了对输入时钟信号CP的二分频。因此，图4.4.4（a）所示的电路是一个二分频电路。图4.4.4由D（T′）触发器构成的二分频电路和工作波形（a）二分频电路;（b）工作波形

4.5触发器Multisim10仿真实验

1.任务

（1）试将D触发器和门电路转换、制作为JK触发器。（2）验证JK触发器的逻辑功能。

2.仿真内容

（1）理论分析。

由式（4.3.1）知边沿D触发器的特性方程为Qn+1=D

(CP上升沿到达时刻有效)；由式（4.3.2）知边沿JK触发器的特性方程为Qn+1=JQn+KQn(CP下降沿到达时刻有效)。令（CP上升沿到达时刻有效）（4.5.1）式中，（CP上升沿到达时刻有效）（4.5.2）即为待转换的D触发器的驱动方程，由此可得用D触发器和门电路转换、制作的JK触发器，其电路特性应符合如式（4.3.2）所列JK触发器的特性方程，如图4.5.1所示。图中，U1A

为非门（六反相器74LS04N），U2A

、U3B

为与门（四2输入与门74LS08N），U4A为或门（四2输入或门74LS32N），FF1A为上升沿触发的D触发器（双上升沿D触发器74LS74N），FF2A为下降沿触发的JK触发器（双下降沿JK触发器74LS112N）。

（2）在Multisim10实验工作区，按图4.5.1所示搭建仿真实验电路。图4.5.1用D触发器和门电路转换、制作JK触发器的仿真测试电路（3）仿真测试。

在Multisim10实验工作区，双击逻辑分析仪图标，打开逻辑分析仪表面。当J＝K＝1时，可以看到用D触发器和门电路转换、制作的，上升沿触发的JK触发器工作在计数状态时输出的电压波形，如图4.5.2所示。图4.5.2仿真测试波形作为比照对象，在图4.5.1所示电路中，放置了一个下降沿触发的JK触发器FF2A（74LS112N），与用D触发器FF1A（74LS74N）和门电路转换、制作的，上升沿触发的JK触发器同步工作。从图中可以明显地看到，两者都工作在计数状态，但用FF1A等构成的JK触发器是由时钟脉冲的上升沿触发的，而FF2AJK触发器是由时钟脉冲的下降沿触发的；两者的输出都与时钟脉冲信号具有二分频的关系。

3.分析讨论

通过上述仿真实验可以看出：

（1）仿真测试结果与理论分析基本一致。

（2）对照待转换触发器和待求触发器的特性方程，求出待转换触发器对应的驱动方程，并由此搭建逻辑电路，即可实现触发器逻辑功能的转换。实际上，74LS112内部就是用两个D触发器按上述方式构成双JK触发器的。

（3）触发器的逻辑功能可以转换，但触发器的触发方式不能转换。

实验与实训

触发器功能转换实训

1.实训目的

（1）熟悉D触发器和JK触发器的逻辑功能、特性方程、时序图、逻辑符号。

（2）熟悉常用的集成双上升沿D触发器74LS74N和双下降沿JK触发器74LS112芯片各引脚的分布、功能、使用及检测方法。

（3）掌握不同功能触发器之间的相互转换的一般方法。

2.实训设备与器材

（1）数字电子技术综合实验台1台套，脉冲信号发生器1台，双踪示波器1台。

（2）集成电路芯片六反相器74LS04N、四2输入与门74LS08N、四2输入或门74LS32N、双上升沿D触发器74LS74N、双下降沿JK触发器74LS112N各一片。

3.实训内容

（1）按表4.5.1所列内容，参照图4.5.1所示电路，画出检测D触发器74LS74逻辑功能的实验电路，据此，在数字电子技术综合实验台上连接实验电路，检测双上升沿D触发

器74LS74N逻辑功能，并将检测结果填入表4.5.1中。（2）按表4.5.2所列内容，参照图4.5.1所示电路，画出检测JK触发器74LS112逻辑功能的实验电路，据此，在数字电子技术综合实验台上连接实验电路，检测双下降沿JK触发器74LS112逻辑功能，并将检测结果填入表4.5.2中。（3）按图4.5.1所示，画出实验电路，据此，在数字电子技术综合实验台上连接用D触发器和门电路转换、制作的，上升沿触发的JK触发器的实验电路。对转换、制作的JK触发器进行逻辑功能检测，并将检测结果填入表4.5.3中。（4）分析、讨论实训的检测结果，说明边沿触发器的触发特点，并完成书面的实训总结报告。本章小结

1.触发器是数字系统中的基本逻辑单元。触发器是一种能记忆（或存储）1位二值信息0和1的电路，具有两种稳定互补的输出状态，在外信号作用下，两种稳定状态可以相互转换。

2.触发器按逻辑功能分类有RS触发器、D触发器、JK触发器、T