数字电路试验指导书

数字逻辑电路试验指导书南京师范大学计算机系．10

TOC\o"1-4"\h\z数字逻辑电路试验DigitalLogicCircuitsExperiments一、试验目标要求：数字逻辑电路试验是计算机科学和技术专业基础试验，和数字逻辑电路理论课程同时开设（不单独设课），是理论教学深化和补充，同时又含有较强实践性，其目标是经过若干试验项目标学习，使学生掌握数字电子技术试验基础方法和试验技能，培养独立分析问题和处理问题能力。二、试验关键内容：教学内容分为基础型、综合型，设计型和研究型，教学计划分为多个层次，学生依据其专业特点和自己能力选择试验，1～2人一组。但每个学生必需选做基础型试验，综合型试验，基础型试验目标关键是培养学生正确使用常见电子仪器，掌握数字电路基础测试方法。按试验课题要求，掌握设计和装接电路，科学地设计试验方法，合理地安排试验步骤能力。掌握利用理论知识及实践经验排除故障能力。综合型试验目标就是培养学生初步掌握利用EDA软件能力，并以可编程器件应用为目标，培养学生对新技术应用能力。初步含有撰写规范技术文件能力。设计型试验目标就是培养学生综合利用已经学过电子技术基础课程和EDA软件进行电路仿真试验能力，并设计出部分简单综合型系统，同时在条件许可情况下，可开设部分研究型试验，其目标是利用优异EDA软件进行电路仿真，结合具体题目，采取软、硬件结合方法，进行复杂数字电子系统设计。数字逻辑电路试验试验1门电路逻辑功效测试试验预习1仔细阅读试验指导书，了解试验内容和步骤。2复习门电路工作原理及对应逻辑表示式。3熟悉所用集成电路引线位置及各引线用途。4熟悉TTL门电路逻辑功效测试。5了解数字逻辑综合试验装置相关功效和使用方法。试验目标1熟悉数字逻辑试验装置相关功效和使用方法。2熟悉双踪示波器相关功效和使用方法。3掌握门电路逻辑功效，熟悉其外形和外引线排列。4学习门电路测试方法。试验仪器1综合试验装置 一套2数字万用表 一块3双踪示波器 一台4器件 74LS00 二输入端四和非门 2片 74LS20 四输入端双和非门 1片 74LS86 两输入端四异或门 1片 74LS04 六反相器 1片试验原理说明数字电路关键研究电路输出和输入之间逻辑关系，这种逻辑关系是由门电路组合来实现。门电路是数字电路基础单元电路。门电路输出有三种类型：图腾柱输出（通常TTL门电路）、集电极开路（OC门）输出和三态（3S）输出。它们类型、逻辑式、逻辑符号和参考型号见表1-0。门电路输入和输出量均为1和0两种逻辑状态。我们在试验中能够用乒乓开关两种位置表示输入1和0两种状态，当输入端为高电平时，对应输入端处于1位置，当输入端为低电平时，对应输入端处于0位置。我们也能够用发光二极管两种状态表示输出1和0两种状态，当输出端为高电平时，对应发光二极管亮，当输出端为低电平时，对应发光二极管不亮。我们还能够用数字万用表直接测量输出端电压值，当电压值为3.6V左右时为高电平，表示1状态；当电压值为0.3V以下时为低电平，表示0状态。在试验中，我们能够经过测试门电路输入和输出逻辑关系，分析和验证门电路逻辑功效。我们试验中集成电路芯片关键以TTL集成电路为主。表1-0 门电路逻辑功效类型逻辑式逻辑符号参考型号和门Y=A·B74087409(OC)74117415(OC)7421或门Y=A+B7432缓冲器无放大作用Y=A4050有放大作用4017(OC)非门（反相器）无放大作用Y=74047405（OC）有放大作用7406（OC）和非门Y=74007403(OC)74107412(OC)74207422(OC)或非门Y=74027427（OC）和或非门Y=7451异或门Y=A⊕B=A+B7486OC门以和非门为例Y=7403（OC）三态门（3S门）EN=1时，Y=AEN=0时，Y=高阻态74126=1时，Y=A=0时，Y=高阻态74125传输门C=1，TG通C=0，TG断TTL门电路是集成逻辑电路一个，是晶体管——晶体管逻辑门电路简称。它含有参数稳定，工作可靠，开关速度高等优点。试验中集成电路芯片关键以TTL集成电路为主。1基础门电路有和门、或门和非门。和门逻辑功效是：有0出0，全1出1。其逻辑表示式为Y=AB。常见和门有：74LS08（四2输入和门）、74LS09（四2输入和门——OC门）、74LS11（三3输入和门）、74LS15（三3输入和门——OC门）、74LS21（双4输入和门）。或门逻辑功效是：有1出1，全0出0。其逻辑表示式为Y=A+B。常见或门有：74LS32（四2输入或门）。非门逻辑功效是：入1出0，入0出1。其逻辑表示式为Y=。常见非门有：74LS04（六反相器）、74LS05（六反相器——OC门）。2和非门是由和门和非门有机组合而成，它逻辑功效是有0出1，全1出0。其逻辑表示式为Y=。常见和非门有：74LS00（四2输入和非门）、74LS03（四2输入和非门——OC门）、74LS10（三3输入和非门）、74LS12（三3输入和非门——OC门）、74LS20（双4输入和非门）、74LS22（双4输入和非门——OC门）、74LS30（8输入和非门）。或非门是由或门和非门有机组合而成，它逻辑功效是有1出0，全0出1。其逻辑表示式为Y=。常见或非门有：74LS02（四2输入或非门）、74LS27（三3输入或非门）。3异或门逻辑功效是：两输入端相异得1，相同得0。其逻辑表示式是Y=A+B=A⊕B。常见异或门有：74LS86（四2输入异或门）。同或门逻辑功效是：两输入端相同得1，相异得0。其逻辑表示式是：Y=AB+=A⊙B。4能够用一个逻辑门组成另一个逻辑门，比如，用和非门组成和门、或门等。图1-1所表示。图1-1用和非门组成或门逻辑图5门电路能够作为控制门。以图1-2所表示2输入和非门为例，用任一端A作为输入端，而另一端B为控制端。若B=1，则门打开，能够进行信息传输，即Y=；若B=0，门关闭，信息不能经过，Y=1。 （a）逻辑图 （b）波形图图1-2 控制门试验内容及步骤选择试验用集成电路，将被测器件插入搭试板上14芯插座中，并按下锁紧开关。用导线将器件14引脚和搭试板上+5V电源相连，器件第7引脚和搭试板上GND相连，然后选择公共板上开关作为输入信号，发光二极管作为输出信号，按自己设计试验接线图接好连线。尤其注意VCC及GND不能接错。试验中改动接线须先断开电源，接好线后再通电试验。1和非门和异或门逻辑功效测试。(1)74LS20双4输入和非门逻辑功效测试(2)74LS86四2输入异或门逻辑功效测试2依据电路图写出逻辑关系表示式。(1)用74LS00按图1-3，1-4接线，将输入输出逻辑关系分别填入表1-1、表1-2中。(2)写出下面图1-3，1-4两个电路逻辑表示式。输入输出ABY00011011表1-1图1-3 表1-2输入输出ABYZ00011011图1-43利用和非门控制输出。用一片74LS00按图1-5接线，S接任一电平开关，用示波器观察S对输出脉冲控制作用。图1-54用和非门组成其它门电路并测试验证。(1)组成或非门a.用一片2输入端四和非门组成或非门Y===b.画出电路图c.测试并填表1-3表1-3输入输出ABY00011011(2)组成异或门a.将异或门表示式转化为和非门表示式b.画出逻辑电路图c.测试并填表1-4表1-4ABY000110115逻辑门传输延迟时间测量。用六反相器（非门）按图1-6接线，输入200KHz连续脉冲，用双踪示波器测量输入、输出相位差，计算每个门平均传输延迟时间值。图1-66用基础门电路组装一个译码电路：将BCD8421码转换成格雷码。试验统计1按各步骤要求画逻辑图、填表，并分析其特点。2画出试验中电路图，分析其功效，写出其真值表和逻辑表示式。3总结门电路类型。试验汇报及思索试验汇报要求：试验项目名称、要求、内容及步骤（包含步骤图和电路图等），试验统计结果结果并回复以下问题（最少三个以上）。1TTL门电路有一个输入端悬空，相当于该端输入什么信号？2当和非门只用一个输入端，其它输入端悬空时，该元件含有什么功效？3异或门又称可控反相器，为何？4门电路不加电源和地，能够正常工作吗？5怎样判定门电路逻辑功效是否正常？6和非门一个输入接连续脉冲，其它端什么状态时许可脉冲经过？什么状态时严禁脉冲经过？试验2组合逻辑电路分析和设计试验预习1仔细阅读试验指导书，了解试验内容和步骤。2复习半加器、全加器和多位加法器逻辑功效。3设计试验任务中要求组装电路，选择集成电路，画出试验线路图。设计时，可尽可能选择和非门、译码器、数据选择器。试验目标1熟悉译码器、数据选择器结构和功效测试方法。2掌握译码器、数据选择器逻辑功效及其应用。3掌握半加器、全加器和多位加法器逻辑功效。4掌握用门电路组成组合逻辑电路设计、组装和功效测试基础方法。5熟悉TTL加法器功效测试方法。6学习排查故障方法。试验仪器1综合试验装置 一套2数字万用表 一块3器件74LS138 3-8译码器 1片74LS151 8-3数据选择器 2片74LS20（双-4输入和非门） 1片74LS00（四-2输入和非门） 1片74LS04（六反相器） 1片试验原理说明计算机中数操作全部是以二进制进位，最基础运算就是加法运算。根据进位是否加入，加法器分半加器和全加器两种。半加器计算机中异或指令功效就是求两个操作数各位半加和。一位半加器有两个输入、两个输出。一位半加器真值表见表2-1，据真值表可得到半加器输出函数表示式：表2-1 一位半加器真值表输入输出BiAiSiCi0000011010101101Si==Ai⊕BiCi=Ai·Bi逻辑表示式硬件实现，则要依据所提供试验芯片。集成电路正异或门74LS86就是一位半加器。全加器计算机中加法器通常就是全加器，它实现多位带进位加法。下面以一位全加器为例介绍。一位全加器有三个输入、两个输出。“进位入”Ci-1指是低位进位输出，“进位出”Ci即是本位进位输出。一位全加器真值表见表2-2。表2-2 一位全加器真值表输入输出Ci-1BiAiSiCi0000000110010100110110010101011100111111依据表3-2便可写出逻辑函数表示式：Si==（Ai⊕Bi）⊕Ci-1Ci=Ai·Bi+Ai·Ci-1+Bi·Ci-1=Ai·(Bi+Ci-1)+Bi·Ci-1一位全加器卡诺图图2-1所表示图2-1 一位全加器卡诺图全加功效硬件实现，有多个方法。比如，能够把全加和看作是Ai和Bi半加和Hi和进位输入Ci-！半加和来实现。多位全加器就是在一位全加器原理上扩展而成。集成电路全加器有74LS80（一位全加器）、74LS81（二位全加器）、74LS83（四位全加器）等。用中规模集成电路实现逻辑函数关键点是：先将函数化为最小项表示式（列其真值表），再利用集成电路内部逻辑关系，配接必需外电路来实现此表示式。用中规模集成电路实现逻辑函数，方法简便，使用灵活，线路简单，其应用日益广泛。试验内容及步骤1用3线-8线译码器74LS138及门电路74LS20（双4输入和非门）各1片，设计、组装全加器依据所设计电路接线，根据全加器真值表验证设计正确性，分析试验中出现问题及处理方法并将试验测试结果统计在自拟表格中。

2用2片八选1数据选择器74LS151组装全加器依据所设计电路接线，根据全加器真值表验证设计正确性，分析试验中出现问题及处理方法并将试验测试结果统计在自拟表格中。3用一片8选1数据选择器74LS151设计一个电路：在4位二进制数（由0到15）中选出全部能被2或3整除数。*4设计并组装一保险箱用数字密码锁电路。要求：开保险箱时，需输入3位代码，同时用该保险箱钥匙开锁。若输入代码和事先设定代码相同，而且钥匙正确，则锁被打开。假如代码不符，则电路将发出报警信号。参考方框图以下：图2-1 数字代码锁方框图设A2、A1、A0为设定代码，B2、B1、B0为输入代码。E为钥匙孔信号。钥匙正确时为1，错误时为0。Y1=1时，锁打开；Y2=1时，则报警。试验汇报及思索试验汇报要求：试验项目名称、要求、内容及步骤（包含逻辑图），试验统计结果结果并回复以下问题（最少三个以上）。1组合逻辑设计关键点是什么？2用中规模集成电路实现逻辑函数和用门电路实现逻辑函数方法有什么不一样？3用译码器和数据选择器实现组合逻辑函数有何不一样？4此次试验收获。

试验3触发器、三态输出触发器及锁存器试验预习1复习D锁存器及D触发器、JK触发器组成、工作原理和逻辑功效及特点。2熟悉触发器逻辑功效及相互转换方法。3了解D锁存器及D触发器、JK触发器测试方法。4复习三态触发器和锁存器功效及使用方法。5查阅手册，了解试验中使用触发器集成电路芯片正确使用。6依据试验内容，设计试验电路和拟出试验表格。7画出图3-1中电路CP和Q波形。8研究两相时钟脉冲电路和（2/3）分频电路工作原理。试验目标1熟悉并掌握RS、D、JK触发器组成、工作原理和功效测试方法。2熟悉并验证触发器逻辑功效及相互转换方法。3了解触发器应用电路。4掌握三态触发器和锁存器功效及使用方法。5学会用三态触发器和锁存器组成功效电路。试验仪器1综合试验装置 一套2器件 74LS00 二输入端四和非门 1片 74LS86 两输入端四异或门 1片74LS74 双D触发器 1片74LS76 双JK触发器 1片74LS75 四位D锁存器 1片74LS373 三态输出八D锁存器 1片试验原理说明时序逻辑电路和组合逻辑电路不一样之处于于，它在任一节拍稳定输出不仅取决于该节拍输入，而且和前一节拍状态相关。所以，时序逻辑电路肯定包含存放步骤（通常由触发器组成）。触发器本身就是最简单时序逻辑电路，它次态输出Qn+1不仅取决于该时刻输入（比如JK触发器信号），还和它现态Qn相关。1触发器逻辑功效双稳态触发器是时序逻辑电路基础单元电路。它含有记忆功效，能记忆逻辑电路状态。双稳态触发器有两个稳定状态：0状态和1状态。通常以Q=0，=1状态作为1状态。无触发信号时，触发器保持其原有稳态不变。只有在触发信号有效时，触发器才根据它特征方程重新确定它稳态（次态），称为更新。次态可能和现态相同，也可能相反。触发形式有：高电平触发、低电平触发、上升沿触发和下降沿触发和主从触发器脉冲触发等。(1)RS触发器（RS锁存器）基础RS触发器由两个和非门A，B相互交叉耦合组成，R，S为输入端，Q，为输出端。输入端R又称置0端或复位（Reset）端，S又称置1端或置位（set）端，正常条件下两个输出端一个为1，另一个为0，保持相反状态，其真值表如表3-1所表示。表3-1基础RS触发器真值表RSQn+101010111不变00不变同时RS触发器由两个和非门作引导门，由它去控制基础RS触发器，R、S称为数据输入端，CP端称为时钟脉冲，作为控制信号，故又称控制脉冲。电路状态由R、S决定，但必需在时钟脉冲CP作用下，才能使触发器翻转，即触发器和时钟脉冲同时地工作，故称同时或钟控RS触发器。同时RS触发器中基础触发器，通常仍设有直接置1端SD和直接置0端RD，也称它们为异步输入端（R、S也称同时输入端），RD、SD只许可在时钟脉冲间歇期内酌情使用，使用时钟负脉冲置1或置0，以实现清零或预置数，使之含有指定初始状态，不用时应将它们悬空，也就是全部接高电平。同时RS触发器真值表如表3-2所表示。表3-2 同时RS触发器真值表RSQn+101110000Qn11不变(2)D触发器双D型正边缘维持-阻塞型触发器74LS74功效表如表3-3所表示，逻辑符号图3-1所表示。表中为异步置1端，为异步置0端（或称异步置位、复位端）。CP为时钟脉冲端。表3-3 74LS74D触发器功效表输入输出预置清除时钟CPDQ01××1010××0100××1111↑11011↑001110×Q0(a)引脚排列图及状态图D(b)时序图D图3-1 74LS74(3)JK触发器主从JK触发器由两级RS触发器组成，前级为主触发器，后级为从触发器，并将后级输入反馈到前级输入，以消除不确定状态。在两级时钟输入端之间接一个非门，其作用是使主、从触发器时钟脉冲极性相反。CP为时钟脉冲输入端，J、K为控制输入端。主触发器有两个S端，一个接从触发器，一个就是J输入端，两个S端是“和”关系，这个和门输出就是前级同时RS触发器S1输入端，R端也有两个，一个接从触发器Q，一个就是K输入，两个R端也是“和”关系，它输出就是前级同时RS触发器R1输入端，即S1=J，R1=KQ。在从触发器中，也可引出其异步输入端和。（a）逻辑符号 （b）状态转换图图3-2 76LS76逻辑符号和状态转换图表3-4 74LS76功效表电路原理输入输出预置清除时钟CPJKQ01×××1010×××0100×××1*1*11↓00Q11↓101011↓010111↓11触发触发111××Q0图3-2是TTL和门输入主从JK触发器74LS76逻辑符号和状态转换图。当CP信号由高电平变到低电平时触发，实现JK触发器功效。置数和置零不受CP控制，故和为直接置数和直接置零，二者均是低电平有效。但不应同时加低电平，不然将出现异常现象：Q和全部是高电平；当和同时回到高电平时，触发器状态将是随机。(4)三态输出触发器及锁存器74LS75是四D锁存器，关键用于存放十进制计数器内容。每两个D锁存器由一个锁存信号E控制，当E为高电平时，输出端Q随输入端D信号状态改变，当E由高变低时，Q锁存在E端由高变低前Q电平上。输入输出EDQ100111100×Q0（a）引脚排列图 （b）功效表图3-3 76LS75引脚排列图和功效表74LS373是含有三态输出八D锁存器，它输出端1Q~8Q可直接和总线相连。当三态许可控制端为低电平时，1Q~8Q为正常逻辑状态，可用来驱动负载或总线。当为高电平时，1Q~8Q呈高阻态，既不驱动总线，也不为总线负载，但锁存器内部逻辑操作不受影响。当锁存许可端ST为高电平时，Q随数据D而变。当ST为低电平时，Q被锁存在已建立数据电平。输入输出STDQ0111010000×Q01××Z（a）引脚排列图 （b）功效表图3-4 76LS373引脚排列图和功效表2触发器转换触发器转换就是用一个类型触发器替换另一个类型触发器。一是为了充足发挥现有器件作用。另一原因是，生产供给集成触发器电路多为JK触发器和D触发器，而不生产T触发器和T′触发器。这就需要进行触发器转换。转换方法见表3-5。表3-5 触发器转换原触发器转换成T触发器T′触发器D触发器JK触发器RS触发器D触发器D=T⊕Qn=T+QnD=D=J+KQnD=S+QnJK触发器J=KK=TJ=1K=1J=DK=J=SK=RRS触发器R=TQnS=TR=QnS=R=S=DR=KQnS=J3触发器逻辑功效测试为了测试触发器逻辑功效，可将触发器输入端接逻辑开关。如将JK置成11，借将触发器置成0状态，然后向CP送入一个单脉冲，记下Qn+1，检验是否和功效表相符。再借将触发器置成1状态，并向CP送入一单脉冲，进行检验。以后依次将JK置成10、01、00，反复上述步骤，就完成了全部测试工作。4触发器应用能够利用触发器频率特征设计其它频率电路。如：分频电路、单稳电路、冲息电路、串行数据比较电路等。试验内容及步骤1检验触发器逻辑功效(1)维持-阻塞型D触发器功效测试双D型正边缘维持-阻塞型触发器74LS74引脚排列图3-1所表示。表中为异步置1端，为端异步置0端（或称异步置位，复位端）。CP为时钟脉冲端。a分别在、端加低电平，观察并统计Q、端状态。b令、端为高电平，D端分别接高、低电平，用单脉冲作为CP，观察并统计当CP为0、1时Q端状态改变。c当==1，CP=0（或CP=1），改变D端信号，Q端状态是否改变？统计上述试验数据，表格自拟。d当==1，将D和端相连，CP加连续脉冲，用双踪示波器观察并统计Q相对于CP波形。(2)负边缘JK触发器功效测试a将输入端接乒乓开关。b用手控方法输入时钟脉冲，按功效表在J、K端输入不一样数据，观察并统计Q、改变情况，表格自拟。2触发器功效转换(1)将JK触发器转换成D触发器并检验其功效。按自己设计电路图接线，由输入单元按D触发器功效表从D端输入不一样数据，观察并统计输入Q改变，表格自拟。(2)将D触发器转换成T′触发器并检验其功效。按自己设计电路图接线，由四位输入单元按T′触发器功效表从D端输入不一样数据，观察并统计输入Q改变，表格自拟。3观察波形将CP信号送入图3-5电路中。用双踪示波器观察CP和Q波形。将结果和理论分析波形相比较，并观察电路是在上升沿触发，还是在下降沿触发，并统计在自拟表格中。图3-5 观察波形电路图4两相时钟脉冲电路此电路用来将单相时钟脉冲CP转换成两相时钟脉冲QA和QB。QA和QB是两个频率相同而相位不一样时钟脉冲，故称为两相时钟脉冲。图3-6是此电路逻辑图和波形图。图3-6（a）逻辑图按图3-6（a）连接试验电路。用双踪示波器观察并描绘下列波形：=1\*GB3①QA和QB；②和QA；③和Q。和理论分析结果相比较。(b)波形图图3-6 两相时钟脉冲电路*5（2/3）分频电路此电路输入信号CPI频率和输出信号CPO频率之比为3：2。其逻辑图和波形图见图3-7。（a）逻辑图（b）波形图图3-7 （3/2）分频电路按图3-7（a）连接试验线路。用双踪示波器观察并描绘下列波形：=1\*GB3①CPI和CPO；②QA和QB。比较输入和输出脉冲频率。分析所测波形和频率是否和理论分析结果相符合。6三态输出触发器及锁存器功效及应用（1）验证74LS75四位D锁存器功效，并将试验数据统计下来（2）用74LS75组成数据锁存器 将74LS75输入端1D~4D接逻辑开关作为数据输入端，E1和E2接到一起作为锁存选通信号ST，1Q~4Q分别接到发光二极管，观察由发光二极管显示输出数据。（3）验证74LS373三态输出八D锁存器功效，并将试验数据统计下来 注意和ST信号对输入、输出数据影响，体会高阻态意义。试验统计1表3-6TTL D触发器功效测试统计CPDQnQn+101××0110××0111↑00111↑1012表3-7JK触发器动作功效测试统计次序JKQ12343表3-8将JK触发器转换为D触发器试验结果统计DQ10试验汇报及思索试验汇报要求：试验项目名称、要求、内容及步骤（包含逻辑图/逻辑符号、试验统计结果），并回复以下问题。1RS锁存器有哪些缺点？2绘出实测所得两相时钟电路和（3/2）分频电路波形图，并从理论上加以分析。3TTL触发器若要使异步置位端和异步复位端起作用，应加什么电平？这些端子在不使用时应怎样连接？4比较74LS75和74LS373异同，总结锁存器组成、功效和应用。

试验4计数器及其应用试验预习1仔细阅读试验指导书，了解试验内容和步骤。2复习同时计数器和异步计数器工作原理和逻辑功效。3学会设计N进制计数器。4拟出试验内容相关试验电路图。试验目标1深入掌握计数器工作原理和逻辑功效。2掌握中规模集成计数器逻辑功效测试方法。3熟悉用中规模集成计数器实现N进制计数器多个方法。4学习分析和排除故障方法。试验仪器1综合试验装置 一套2器件： 74LS192 双时钟同时十进制可逆计数器 2片 74LS161 同时4位二进制加计数器2片 74LS00 四-2输入和非门 1片 试验原理说明1时序逻辑电路分析图4-1 六分频电路如以图4-1中电路端作为输出端，Q3端作为输出端，由图4-2可见，输出脉冲频率为输出脉冲频率六分之一，故为六分频电路。由图4-3还可得，输出脉冲占空比为50%。图4-2 时序图计数器和寄存器是在计算机和其它数字系统中广泛应用两种时序逻辑功效部件。计数器基础功效是统计时钟脉冲个数，就是实现计数操作，也可用于分频、定时、产生节拍脉冲等。寄存器基础功效是存放或传输二进制数码表示数据或信息，就是完成代码寄存、移位、传输操作。2计数器表4-1 常见计数器类型TTL十进制同时递增异步清除74LS160同时清除74LS162可逆单时钟74LS16874LS190双时钟74LS192异步二-五-十进制74LS19674LS9074LS290双十进制74LSLS90（异步）四位二进制同时递增异步清除74LS161同时清除74LS163可逆单时钟74LS16974LS191双时钟74LS193异步二-八-十六进制74LS19774LS9374LS293双四位二进制74LS393（异步）异步二-六-十二进制74LS92七位二进制十二位二进制十四位二进制74LS192是同时十进制可逆计数器（双时钟，可预置），74LS161是同时4位二进制加计数器

，其引脚排列图见图4-3。中规模集成计数器多为二进制或十进制。可用反馈归零法和反馈置数法将之转换成N进制计数器。⑴反馈清零法在计数过程中，将某个中间状态N1反馈清除端，使计数器返回到零重新开始计数。这么，就可将模较大计数器作为模较小（模为N）计数器使用。如为异步清除，则N=N1，有毛刺；如为同时清除，则N=N1+1，而且无毛刺。⑵反馈置数法共有三种方法。第一个方法是将某个中间状态N1反馈到置数端，并将数据输入端全部接零。当计数到N1时，如为同时置数，则在下一拍计数器回到零状态，再从零开始计数到N1。所以计数模N=N1+1。无毛刺。如为异步置数，则计数器立即回到零，N1随之立即消失，再从零开始计数。这时模N=N1，且有毛刺。第二种方法是将模为N1计数器进位信号反馈到置数端，并将数据输入端置成最小数N2。假设是同时置数，则N=N1-N2；而异步置数N=N1-N2-1。第三种方法是将数据输入端置成最小数N2，并将计数过程某一中间状态N1反馈到置数端。计数到N1后再从N2开始重新计数。如为同时置数，则组成计数序列为N1到N2、模N=N1-N2+1计数器。如为异步置数，则组成计数序列由N2到（N1-1）、模N=N1-N2计数器。试验内容及步骤1用两片74LS192设计实现2位十进制加计数器/24进制加计数器。a用两片74LS192设计实现2位十进制加计数器。先将计数器置零，然后输入计数脉冲，进行由00到99计数，并用LED显示计数结果。b在2位十进制加计数器基础上，引入反馈，组成24进制加计数器，由00到23计数，并用LED显示计数结果。要求：分别用反馈清零法和反馈置数法组成。2用两片74LS192设计实现2位十进制减计数器/24进制减计数器试验a用两片74LS192设计实现2位十进制减计数器。实现从99到00递减计数。要求减到00时，发出一信号。b在2位十进制减计数器基础上，引入反馈，组成24进制减计数器，由23到00计数，并用LED显示计数结果。3用2片74LS161组成24进制计数器，并用LED显示计数结果。试验统计1统计试验数据和波形。2说明试验过程中碰到问题及处理方法。试验汇报及思索试验汇报要求：试验项目名称、要求、内容及步骤（包含逻辑电路图、试验统计结果），并回复以下问题。1说明组成任意进制两种方法。2在组成24进制减计数器时，能否用借位输出BO来产生反馈信号？为何？3一样是用反馈清零法实现24进制加计数器，采取74192和采取74161实现时是否有不一样？请具体说明。1928进制、100进制、24进制加减、16进制加两种方法16124进制加法，

试验5寄存器及序列信号发生器试验预习1熟悉寄存器74LS164、74LS165、74LS194功效及使用。2拟出试验内容1试验电路和数据表格，分析每个试验步骤中寄存器状态。3拟出试验内容2、3、4、5、6试验电路图，画出状态图。4怎样使环形(或扭环)计数器出现无效状态?5了解计数器和移位寄存器组成序列发生器原理和方法试验目标1深入掌握移位寄存器工作原理和逻辑功效。2掌握中规模集成移位寄存器逻辑功效测试方法。3掌握用集成移位寄存器组成环形计数器、扭环计数器、奇数分频器方法。4巩固移位寄存器、环行计数器和扭环计数器知识。5学会并掌握计数器和移位寄存器组成序列发生器。试验仪器1综合试验装置 一套2器件：74LS138 3-8译码器 1片 74LS164 4位移位寄存器（串入-并出） 1片 74LS165 4位移位寄存器（并入-串出） 1片 74LS1944位移位寄存器（并入-并出）1片 74LS00 四-2输入和非门 1片 试验原理说明1寄存器和移位寄存器寄存器是计算机和其它数字系统中用来储存代码或数据逻辑部件，它关键组成部分是触发器。一个触发器存放1位二进制代码，要存放n位二进制代码寄存器就需要n个触发器。有些寄存器只含有存放数码功效，如74LS175（4位集成寄存器）。不过有时为了处理数据，需要将寄存器中各位数据在使能端控制信号作用下，依次向高位或低位移动1位，这就需要移位寄存器了。移位寄存器不仅能存放数码，而且还含有使数码移动功效。移位寄存器能够由D触发器组成，也可把JK触发器改接成D触发器后组成，图5-6所表示。74LS164是8位移位寄存器（串行输入，并行输出）（a）引脚排列图输入输出CPDSADSBQAQB…QH0×××10××1↑111↑0×1↑×000…0QA0QB0…QH01QAn…QHn0QAn…QHn0QAn…QHn(b)功效表图5-1 74LS164移位寄存器74LS165是8位移位寄存器（并行输入，互补串行输出）（a）引脚排列图输入内部输出输出SH/CP1CP0DSA…HQ0Q1…Q6Q70×××A…H11×××…×100××…×10↑1×…×10↑0×…×AB…GQ00Q10…Q60Q00Q10…Q601Q0n…Q6n0Q0n…Q6nHQ70Q70Q7nQ7n(b)功效表图5-2 74LS165移位寄存器74LS194是4位双向移位寄存器，含有左移、右移、置数、清除、保持、串入、并入、串出、并出等功效。图5-3是它引脚排列图，表5-1是它功效表。图5-3 74LS194引脚排列图

表5-1 74LS194功效表输入输出M0M1CPDSLDSRD0D1D2D3Q0Q1Q2Q30×××××××××00001××0××××××Q00Q10Q20Q30111↑××d0d1d2d3d0d1d2d3101↑×1××××1Q0nQ1nQ2n101↑×0××××0Q0nQ1nQ2n110↑1×××××Q1nQ2nQ3n1110↑0×××××Q1nQ2nQ3n0100×××××××Q00Q10Q20Q30注：d0、d1、d2、d3是D0、D1、D2、D3端稳态输入电平。 Q00、Q10、Q20、Q30是稳态输入条件建立前Q0、Q1、Q2、Q3电平。 Q0n、Q1n、Q2n、Q3n是时钟上升沿到来前Q0、Q1、Q2、Q3电平。（a）逻辑图 （b）状态图图5-4能自开启四位环形计数器2移位寄存器应用循环移位寄存器能使数码进行循环移位，是特殊同时计数器。通常可分为环形计数器和扭环计数器两大类。用移位寄存器可组成环形计数器（图5-4）、扭环计数器（图5-5）、最大长度移位寄存器型计数器（图5-6）和奇数分频器（图5-7）。（a）逻辑图 （b）状态图图5-5能自开启四位扭环计数器

（a）逻辑图 （b）状态图图5-6 3位最大长度移位寄存器型计数器（a）三分频 （b）七分频（b）九分频图5-7奇数分频器试验内容及步骤1测试移位寄存器74LS194功效（1）清除：读出清除后输出状态（2）并行输入：将寄存器Q0Q1Q2Q3置成1110（3）右移和串行输入：使寄存器中寄存数据右移，同时串行输入数据1010。用单拍工作方法读取寄存器状态。（4）保持：使寄存器处于保持模式。加上时钟信号CP，观察寄存器状态是否发生改变。2环行计数器用74LS194组成能自开启4位环行计数器。测出其状态图，状态图中应包含无效状态，观察自开启电路作用。3扭环计数器用74LS194组成能自开启4位扭环计数器。测出其状态图，状态图中应包含无效状态，观察自开启电路作用。4奇数分频器用74LS194组成五分频和十一分频电路并用双踪示波器观察输出和输入波形频率，并加以比较。5用74LS194、74LS138及基础门电路组成序列11010101数码发生器6用74LS161、74LS151组成序列11010101数码发生器试验统计1统计试验数据和波形。2画出试验电路分析其工作原理。3给出应用移位寄存器实现序列信号发生器电路4给出应用计数器实现序列信号发生器电路试验汇报及思索试验汇报要求：试验项目名称、要求、内容及步骤（包含步骤图和电路图等），试验统计结果结果并回复以下问题。1、74LS194移位寄存器有多个工作模式？2、怎样用移位寄存器实现扭环型计数器和分频器？3、怎样用计数器和数据选择器实现序列信号发生器？

试验6综合应用试验（设计8位串行加法器）试验预习1复习8位移位寄存器功效及组成，熟悉74LS164、74LS1652复习全加器组成及其实现方法3复习74LS74D触发器工作原理及使用试验目标依据学过数字逻辑电路知识设计一个综合应用系统（如8位串行加法器等）试验仪器1综合试验装置 一套2器件：74LS138 3-8译码器 1片 74LS164 4位移位寄存器（串并） 1片 74LS165 4位移位寄存器（并串） 1片 74LS74 双D触发器 1片 74LS20 双四输入和非门 1片 74LS32四-2输入或门1片 01显示01显示全加器移位寄存器A逻辑开关串行输出串行输出移位寄存器B并行输入逻辑开关单脉冲源图6-1 8位二进制串行全加器方框图（1）自拟电路组装8位二进制串行全加运算器。（2）以单拍工作方法将被加数40（10）串行输入到图6-1寄存器A中；将加数89（10）并行3输入到寄存器B中。（4）用单拍工作方法串行相加，读出运算结果。（5）将上述结果再和52（10）相加，读出运算结果。（6）分析并排除可能出现故障。寄存器A采取74LS164集成8位移位寄存器，其逻辑符号和功效表见图5-1。寄存器B采取74LS165集成8位移位寄存器，其引脚排列和功效表见图5-2。移位寄存器A和B分别寄存被加数和加数，D触发器寄存低位向高位进位数，用全加器由最低位到最高位逐位进行全加运算。和数寄存于移位寄存器A中。要仔细考虑将加数和被加数置入寄存器操作，先置哪个数，后置哪个数。而且要注意，在置第二个数时，不要影响已置入第一个数。为此，请认真研究74LS165中CP1作用。试验统计1统计试验数据和波形。2画出试验电路并分析其工作原理。3分析和排除故障体会。试验汇报及思索：试验汇报要求：试验项目名称、要求、内容及步骤（包含设计关键过程、逻辑电路图和试验统计结果），并回复以下问题。1、给出8位串行加法器具体设计原理图，并加以说明。2、串行加法器和超前进位加法区分和各自优缺点？3、依据你实践，谈谈设计一个数字系统体会。

*试验7基于CPLD开发环境设计试验1试验目标1熟悉XilinxISE开发环境（包含多种输入方法、功效仿真和时序仿真、综合实现、下载等）。2掌握应用该软件实现简单组合电路多个方法。试验仪器1PC机（安装Xilinx企