电子技术基础（第三版）课件（李居尚）第6-8章 触发器和时序逻辑电路、半导体存储器和可编程逻辑器件、数模与模数转换器

电子技术基础（第三版）高等学校应用型本科系列教材第6章

触发器和

时序逻辑电路电子技术基础（第三版）6.1概述

锁存器（Latch）和触发器（Flip-Flop）是大多数时序电路（SequentialCircuit）的基本构件。带有反馈的组合电路是构成锁存器和触发器的基础。通常可以认为锁存器由一级反馈环构成，其输出会随着输入信号的变化而同时发生变化，即新的输入信号在读入的同时，旧的存储信号即被取代。触发器一般由两级反馈环构成，其输出仅随控制输入或异步置位、复位输入信号的变化而发生变化，触发器可以在读入新的输入信号的同时读出旧的存储信号的状态。6.2锁存器和触发器

6.2.1基本R-S锁存器6.2.2同步R-S锁存器6.2.3D锁存器6.2.4主从J-K触发器工作原理下面根据图6-7所示主从J-K触发器的电路结构和输入端的4种不同组合，阐述其工作原理。（1）J=1、K=0时的情况。若Q=1，=0（Qm=1，m=0），使门G7封锁，门G7输出为1。门G8在K的作用下输出为1，则主锁存器保持原态，Q*m=Qm=1。当CP由1变为0后，从锁存器接收主锁存器的信息，也保持原态，Q*=Q=1。若Q=0、=1并在CP=1期间，Q与K共同作用使门G8输出为1，门G7输出为0，主锁存器置1。当CP变为0后，从锁存器接收主锁存器信息变为1态，Q*=Q=1。所以当J=1、K=0时，无论原态为0态或1态，在CP为1期间主锁存器置1，当CP变为0后从锁存器随着置1。（2）J=0、K=1时的情况。同理可得，在CP为1期间主锁存器置0，当CP变为0后，从锁存器随着置0。（3）J=K=0时的情况。门G7、G8被封锁，门G7、G8输出均为1，主锁存器在CP为1期间保持原态，在CP信号改变为0后，从锁存器也保持原态。以上主从J-K触发器与主从R-S触发器的状态变化相同的。（4）J=K=1时的情况。这在主从R-S触发器中是不允许的，在这种情况下，若Q=0、=1，门G8在Q的作用下被封锁，其输出为1，在CP=1时，门G7输出为0，主锁存器置1，CP=0后从锁存器也跟着置1，Q*=1。6.2.5T触发器T触发器的真值表和逻辑符号如表所示：其所实现的功能为：当T=0时，触发器被封锁，保持原态；当T=1时，在时钟作用之后状态翻转一次。我们将J-K触发器的J、K端连在一起作为T触发器的输入端，就得到了T触发器。将T=J=K代入J-K触发器的特征方程，得到T触发器的特征方程为：Q*=6.2.6维持阻塞D触发器1.物理结构2.工作原理当CP=0时，门G3、G4被时钟信号封锁，其输出Q3=Q4=0，则由门G1、G2组成的基本R-S触发器保持原状态不变，也即整个触发器的状态保持不变；同时，在Q3、Q4的反馈作用下，门G5、G6被打开，输入信号被写入触发器，经门G6反相后到达G4输入端，经门G5再次反相后到达G3输入端。此时Q5=D，Q6=，由于门G3、G4被封锁，Q5、Q6不能被送入。当CP=1时，门G3、G4的封锁状态被解除，Q5=D经门G3反相后输出，Q3=；Q6=经门G4反相后输出，Q4=D。若D=1，则Q4=1，Q3=0为门G1、G2组成的基本R-S触发器的输入信号，由前面学过的知识可得触发器新态为Q*=1，*=0。若D=0，则Q4=0，Q3=1触发器新态为Q*=0，*=1。由此可以得到维持阻塞D触发器的状态方程为：Q*=D3.逻辑功能维持阻塞D触发器的真值表维持阻塞D触发器的波形6.2.7集成触发器双J-K触发器74HC76的逻辑符号、引脚分布、功能表双D触发器74HC74的引脚分布、逻辑符号、功能表6.3时序逻辑电路的分析与设计

6.3.1概述6.3.2时序逻辑电路的分析时序电路的分析就是分析时序电路的状态变化过程和输出与输入的关系，从而弄清楚电路的逻辑功能。描述时序电路的逻辑功能可以用状态转移/输出表，也可以以用状态转移/输出图，或者用精炼的文字叙述。时序电路的分析步骤可以大致归纳如下：（1）根据给定电路确定触发器的控制输入方程和所研究电路的外输出方程。（2）根据所求的控制输入方程和触发器特征方程，求触发器的新状态方程。（3）列状态转移/输出表。利用n时刻的已知输入和触发器n时刻状态，求n时刻输出和触发器n+1时刻的新状态，然后将新状态和输出与外输入、激励输入、原状态一一对应列成状态转移/输出真值表（又称为激励/转移表），再将状态转移/输出真值表进一步转换为不包含激励输入的状态转移/输出表，简称状态表。（4）画出状态转移/输出图，简称状态图。（5）画波形图，目的是为了分析时序电路逻辑功能，更重要的是为了在实验过程中观察电路是否正常工作。（6）用精炼的语言阐明电路逻辑功能。6.3.3时钟同步状态机的设计时序电路的设计就是已知命题，要求设计出完成该命题的电路，其过程恰好与时序电路分析相反。时钟同步状态机的设计过程大致可以分为下面几个步骤。（1）根据题目的逻辑要求，画出原始的状态转移/输出图，构造状态转移/输出表。（2）状态化简。在第一步所得到的状态图中可能会有多余状态（有时也叫冗余状态）。设计过程中必须去掉这些多余状态，因为它直接关系到电路的繁简。（3）进行状态分配，建立状态转移/输出表。根据得到的最简状态图中所需的电路状态，确定触发器的个数。（4）触发器选型，求出电路的状态方程、激励方程和输出方程。同一个状态转移/输出图若采用不同的触发器实现，往往需要的辅助器件是不一样的，原则上应使辅助器件最少。（5）检查电路的自启动性。根据得出的方程式，检查电路能否自启动。如果不能自启动，则需要采取措施加以解决。一种解决方法是在电路开始工作时通过预置初态的方法，将电路的状态置成有效状态循环中的某一种；另一种解决方法是通过修改逻辑设计加以解决。（6）画逻辑电路图。根据前面求出的能够自启动的输出函数表达式和激励方程，画出逻辑电路图，必要时要画出工作波形图。6.4寄存器和移位寄存器寄存器用于寄存一组二进制代码。因为一个锁存器或触发器能存储1位二进制代码，所以用N个锁存器或触发器组成的寄存器能存储一组二进制码。对寄存器中的锁存器或触发器只要求可以置1或置0即可。位移寄存器（ShiftRegisters）除了具有存储代码的功能之外，还具有移位功能。所谓移位功能是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。它可以由若干个锁存器或触发器链接而成。除第一级外，其它各级的控制输入皆为前级的输出，所有触发器共用一个时钟源。因此移位寄存器不但可以用来寄存代码，还可以用来实现数据的串行—并行转换、数值的运算以及数据处理等。1.由D触发器构成的移位寄存器2.由J-K触发器构成的移位寄存器3.双向移位寄存器4.移位寄存器的应用6.5计数器计数器的种类繁多，分类方法也不同。如果按计数器中的锁存器/触发器是否同时翻转分类，可以把计数器分为同步计数器（又称为并行计数器）和异步计数器（又称为串行计数器）两种。在同步计数器中，每当时钟脉冲输入时，触发器的翻转是同时发生的。而在异步计数器中，触发器的翻转有先有后，不是同时发生的。如果按计数过程中的数字增减分类，可以把计数器分为加法计数器，减法计数器和可逆计数器（或称加/减计数器）。随着计数脉冲的不断输入而作递增计数的叫加法计数器，作递减计数的叫减法计数器，可增可减的叫可逆计数器。如果按计数器中数字的编号方式分类，还可以分成二进制计数器、二—十进制计数器、循环码计数器和任意进制计数器等。此外，有时也用计数器的计数容量来区分各种不同的计数器，如十进制计数器、十六进制计数器等。构成计数器的核心电路是存储电路。6.5.1同步计数器

同步计数器是将计数脉冲同时引入到各级触发器，当输入时钟脉冲触发时，各级触发器的状态同时发生变化。模等于8的二进码同步加法计数器状态转移/输出图模等于8的二进码同步加法计数器状态转移/输出图6.5.2异步二进制计数器异步计数器不同于同步计数器，在异步计数器中，各级触发器的状态不是在同一时钟作用下同时发生转移。因此，在分析异步计数器时，必须注意各级触发器的时钟信号。异步计数器在做加法计数即“加1”计数时，是采取从低位到高位逐步进位的方式工作的。因此，其中的各个触发器不是同步翻转的。4位二进制异步计数器4位异步二进制计数器状态转移/输出图异步二进制计数器的状态转移表6.5.3异步N进制计数器非2n进制异步计数器一般都称为任意进异步制计数器，或叫N进制异步计数器。由于异步计数器中各触发器不是共用时钟，在设计时必须先选定时钟，所以异步计数器的设计比同步计数器复杂。下面通过实例说明异步N进制计数器的设计方法。6.6555定时器及其应用555定时器是一种兼容模拟和数字电路于同一硅片的混合中规模集成电路。只需要添加有限的外围元器件，就可以极其方便地构成许多实用的电子电路，如施密特触发器、单稳态触发器和多谐振荡器等。由于555定时器使用灵活方便，加上性能优良，因而在波形的产生与变换、信号的测量与控制、家用电器和电子玩具等许多领域中都得到了广泛应用。国外典型的产品型号有NE555、LM555、XR555、CA555、RC555、LC555等，国内产品型号有CB555、SL555、FX555、FD555等。它们的内部功能结构和引脚排列序号都相同，因此可以在使用时相互替换。6.6.1555定时器的电路结构6.6.2555定时器的引脚用途及工作原理1.555定时器的功能2.工作原理（1）uΙ1>UR1且uΙ2>UR2时，比较器C1的输出uC1=0，比较器C2的输出uC2=1，R-S锁存器被置为0，VT导通，同时uo为低电平。（2）uΙ1<UR1且uΙ2>UR2时，比较器C1的输出uC1=10，比较器C2的输出uC2=1，R-S锁存器状态保持不变，从而VT的状态保持不变，同时uo的状态也保持不变。（3）uΙ1<UR1且uΙ2<UR2时，比较器C1的输出uC1=1，比较器C2的输出uC2=0，R-S锁存器设置为1，VT截止，同时uo为高电平。（4）uΙ1>UR1且uΙ2<UR2时，比较器C1的输出uC1=0，比较器C2的输出uC2=0，R-S锁存器Q==1，VT截止，同时uo为高电平。6.6.3施密特触发器及由555定时器构成的施密特触发器（1）施密特触发器输出有两种稳定状态——0态和1态。（2）施密特触发器采用电平触发，也就是说，它输出是高电平还是低电平取决于输入信号的电平。（3）对于正向和负向增长的输入信号，电路有不同的阈值电平UT+和UT-。当输入信号电压uI上升时，与UT+比较，大于UT+, 输出状态翻转；当输入信号电压uI下降时，与UT-比较，小于UT-，输出状态翻转。第（3）个特点是施密特触发器最主要的特点，是与普通电压比较器的区别所在。施密特触发器分为同相施密特触发器和反相施密特触发器两种。6.6.4单稳态触发器及由555定时器构成的单稳态触发器单稳态触发器（One—shotMonostableMultivihrator），又称单稳态振荡器（MonostableMultivihrator），是广泛应用于脉冲整形、延时和定时的常用电路。它具有以下特点。（1）有稳态和暂稳态两个不同的工作状态。（2）在外界触发脉冲的作用下，能从稳态翻转到暂稳态，在暂稳态维持一段时间以后，再自动返回稳态。（3）暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。6.6.5多谐振荡器及由555定时器构成的多谐振荡器多谐振荡器是一种自激振荡器。在接通电源后，不需要外加触发信号，便能自动产生矩形波形。由于矩形波中含有高次谐波，故把矩形波振荡器称为多谐振荡器，特点：（1）电路的输出高电平和低电平的切换是自动进行的，不需要外界的触发信号。（2）多谐振荡器工作时没有一个稳定状态，属于无稳态电路。第7章

半导体存储器和可编程逻辑器件7.1半导体存储器半导体存储器是一种能存储大量二值信息（或数据）的半导体器件。半导体存储类种类很多，从存、取功能上可以分为只读存储器（ReadOnlyMemory,ROM）和随机存储器（RandAccessMemory，RAM）两大类。只读存储器中的信息数据可以长期掉电保存。根据数据的写入方式，只读存储器分为固定ROM（又称有掩模ROM）可编程ROM（ProgrammableRead-only，Memory,PROM）和可擦除的可编程的ROM（ErasableProgrammableRead-OnlyMemory，EPROM）几种不同类型。随机存取存储器可以随时读出或写入数据，但断电后，数据将会丢失。随机存储器根据存储单元工作原理的不同，可分为静态存储器（StaricRandomAccessMemory，SRAM）和动态存储器（DynamicRandomAccessMemory，DRAM）。7.2只读存储器

7.2.1掩模只读存储器（ROM）固定ROM，也称掩模型ROM，它是在生产过程最后一道掩模工艺是按照用户的要求写入信息，一旦生产完毕，就不可能再改变。ROM的电路结构包含存储矩阵（Storagematrix）、地址译码器（AddressDecoder）和输出缓冲器（OutputBuffer）三个组成部分。

7.2.2可编程只读存储器（PROM）

PROM不是由厂家生产时写入信息，而是由开发设计人员根据自己的需要，用电的方法写入，一旦写入后信息不再改变，这类PROM只能写入一次。PROM的总体结构与掩模ROM一样，同样由存储矩阵、地址译码器和输出电路组成。不过在出厂时已经在存储矩阵的所有交叉点上全部制作了存储元件，即相当于在所有存储单元中都存入了1。7.2.3可擦除可编程只读存储（EPROM）可擦除的可编程ROM中存储的数据不仅可以由设计人员写入信息，而且可以擦除重写几百次，因而在需要经常修改ROM中内容的场合它便成为一种比较理想的器件。7.3随机存取存储器SRAM电路通常由存储矩阵、地址译码器和读/写控制电路（也称为输入／输出电路）三部分组成。7.3.1静态随机存储器（SRAM）7.3.2动态随机存储器（DRAM）

DRAM动态存储单元单管动态MOS存储单元的电路DRAM总体结构为了提高集成度的同时减少器件引脚的数目，目前的大容量DRAM多半都采用1位输入、1位输出和地址分时输出的方式。7.4可编程逻辑器件可编程逻辑器件（PLD）是作为一种通用型器件生产的，然而它的逻辑功能又是由用户通过对器件编程来自行设定。它可以把一个数字系统集成在片PLD上，而不必由芯片制造厂去设计和制作专用集成芯片。PLD具有通用型器件批量大、成本低和专用型器件构成系统体积小、电路可靠等优点。7.4.1可编程阵列逻辑器件（PAL）可编程阵列逻辑器件（PAL），是20世纪70年代末出现的一种低密度、一次性可编程逻辑器件。最简单的PAL电路结构形式包含一个可编程的与逻辑阵列和一个固定的或逻辑阵列。7.4.2通用阵列逻辑器件（GAL）通用阵列逻辑器件（GAL）是继PAL器件之后，在20世纪80年代中期推出的一种低密度可编程逻辑器件。它在结构上采用了输出逻辑宏单元（OLMC）结构形式。在工艺上吸收了E2PROM的浮栅技术，从而使GAL器件具有可擦除、可重新编程、数据可长期保存和可重新组合结构的特点。因此GAL器件比PAL器件功能更加全面，结构更加灵活，它可取代大部分中、小规模的数字成电路和PAL器件，增加了数字系统设计的灵活性。7.4.3复杂可编程逻辑器件（GPLD）与现场可编程门阵列（FPGA）复杂可编程逻辑器件（CPLD）采用CMOSEPROM、E2PROM、FLASH存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。CPLD的I/O端数和内含触发器多达数百个，其集成度远远高于可编程逻辑器件PAL和GAL。因此，采用CPLD设计数字系统，体积小、功耗低、可靠性高，且有更大的灵活性。CPLD大致可分为两类，一类是由GAL器件发展而来的，其主体仍是与阵列和宏单元结构，称为CPLD的基本结构；另一类是分区阵列结构的CPLD。生产厂商主要有Xilinx、Altera和Lattice3家公司，其它厂商还有