《数据采集与分析技术》课件第5章

第5章数/模转换器5.1D/A转换原理5.2D/A转换器的性能指标5.3典型的D/A转换器DAC08325.4高速D/A转换器AD9751

与A/D转换器相反，数/模(D/A)转换器的作用是将离散的数字信号转换为连续变化的模拟信号。在应用计算机采集控制系统的领域中，

D/A转换器是不可缺少的重要组成部分。本章介绍了D/A转换的原理、性能指标，并以典型D/A芯片DAC0832以及高速D/A芯片AD9751为例详细描述了D/A芯片的应用方法。

5.1D/A转换原理

数字量是由一位一位的数码构成的，每个数位都代表一定的权。比如，二进制数1001，最高位的权是23

=8，此位上的代码1表示数值1×23

=8，最低位的权是20

=1，此位上的代码1表示数值1×20

=1，其他数位均为0，所以二进制数1001就等于十进制数9。为了把一个数字量变为模拟量，必须把每一位的数码按照权来转换为对应的模拟量，再把各模拟量相加，这样，得到的总模拟量便对应于给定的数据。

D/A转换器的主要部件是电阻开关网络，通常是由输入的二进制数的各位控制一些开关，通过电阻网络，在运算放大器的输入端产生与二进制数各位的权成比例的电流，经过运算放大器相加和转换而成为与二进制数成比例的模拟电压。

D/A转换的原理电路如图5.1所示，

VREF是一个足够精度的参考电压，运算放大器输入端的各支路对应待转换数据的第0位、第1位……第n-1位。支路中的开关由对应的数位来控制，如果该数位为“1”，则对应的开关闭合;如果该数位为“0”，则对应的开关打开。各输入支路中的电阻分别为R、2R、4R……这些电阻称为权电阻。它们把数字量转换成电模拟量，即把二进制数字量转换为与其数值成正比的电模拟量。图5.1D/A转换的原理电路

5.2D/A转换器的性能指标

1.分辨率分辨率是指D/A转换器能够转换的二进制位数。位数越多，分辨率越高。对一个分辨率为n位的D/A转换器，能够分辨的输入信号为满量程的1/2n

。例如:8位的D/A转换器，若电压满量程为5V，则能分辨的最小电压为5V/28≈20mV;10位的D/A转换器，若电压满量程为5V，则能分辨的最小电压为5V/210≈5mV。

2.转换时间

转换时间是指D/A转换器由数字量输入到转换输出稳定为止所需的时间。转换时间也叫稳定时间或者建立时间。当输出的模拟量为电压时，建立时间较长，主要是输出运算

放大器所需的时间。图5.2中所示的ts

即为转换时间。图5.2D/A的转换时间

4.线性误差

线性误差用来描述当数字量变化时D/A输出的电模拟量按比例关系变化的程度。模拟量输出偏离理想输出的最大值称为线性误差。

5.温度系数

温度系数是指在规定的范围内，温度每变化1℃时增益、线性度、零点及偏移等参数的变化量。温度系数直接影响转换精度。

5.3典型的D/A转换器DAC0832

集成D/A转换器的类型很多，有多种分类方法。

·按其转换方式可分为并行和串行两大类。

·按生产工艺可分为双极型(TTL型)和CMOS型等，它们的精度和速度各不相同。

·按分辨率可分为8位、10位、12位、16位等。

·按输出方式可分为电压输出型和电流输出型两类。

不同生产厂家的D/A转换器的型号各不相同，例如美国国家半导体公司(NS)的D/A芯片为DAC系列，美国模拟器件公司(AD)的D/A芯片为AD系列。

下面简单介绍常用的D/A转换器芯片DAC0832。DAC0832芯片采用CMOS工艺，分辨率为8位，输出方式为电流输出型，转换时间约1μs。

1.主要性能

DAC0832的主要性能如下:

·输入的数字量为8位。

·采用CMOS工艺，所有引脚的逻辑电平与TTL兼容。

·数字输入可以采用双缓冲、单缓冲或直通方式。

·转换时间为1μs。

·转换精度为±1LSB。

·分辨率为8位。

·单一电源为5~15V。

·功耗为20mW。

·参考电压为+10~-10V。

2.内部结构

DAC0832的内部结构框图如图5.3所示。

DAC0832的内部由以下四部分组成:

(1)8位输入寄存器:可作为输入数据第一级缓冲。

(2)8位DAC寄存器:可作为输入数据第二级缓冲。

(3)8位D/A转换器:将DAC寄存器中的数据转换成具有一定比例的直流电流。图5.3DAC0832的内部结构框图

(4)逻辑控制部分:DAC0832芯片内部有两个数据缓冲器，分别由两组控制信号控制，当

D7~D0

上的数据锁存到输入寄存器中;当

时，输入寄存器中的数据被锁存到DAC寄存器中。

3.引脚定义

DAC0832的各引脚排列如图5.4所示，各引脚的功能定义如下。图5.4DAC0832的引脚

4.工作方式

DAC0832有双缓冲、单缓冲和直通三种工作方式。双缓冲工作方式可以进行二级缓冲，单缓冲工作方式只能进行一级缓冲，而直通工作方式时不进行缓冲。

5.应用实例

图5.5是DAC0832与CPU的硬件连接图。CPU通过低8位数据线与DAC0832通信，

DAC0832接成双缓冲工作方式，端口地址为80H~86H中的偶地址和88H~8EH中的偶地址。图5.5DAC0832的典型硬件连接图

在图5.5中，

VOUT1=-IOUT1×RFB=-VREF×N/(256×RFB)×RFB=-N/256×VREF。

V

OUT1模拟输出电压的极性总是与VREF

极性相反，为单极性输出。VOUT2

模拟输出电压可利用基尔霍夫节点电流定律列出方程:

当FFH≥N>80H时，

VOUT2模拟输出电压的极性和VREF相同;当80H>N≥0时，VOUT2模拟输出电压的极性和VREF相反;当N=80H时，

VOUT2

=0V。

可以根据应用场合的需要，将D/A转换接口芯片接成单极性输出或双极性输出。当要监视的物理量有方向性时(例如角度的正向与反向、速度的增大与减小等)，要求D/A转换的输出必须是双极性的。

5.4高速D/A转换器AD9751

5.4.1AD9751概述

AD9751是一个双输入端口的超高速10位D/A转换器。AD9751内含一个高性能的10位D/A内核、一个基准电压和一个数字接口电路。AD9751可工作于300MSPS(MillionSamplesPerSecond)，且仍可保持优异的交流和直流特性。

AD9751采用先进的低成本0.35μm的CMOS工艺制造。它能在单电源2.7~3.6V下工作，其功耗小于300mW。AD9751具有如下主要特点:

·为高速TxDAC系列成员之一，且与该系列其他芯片的引脚兼容，可提供10、12和14位的分辨率。

·具有超高速的300MSPS转换速率。

·带有双10位锁存和多路复用输入端口。

·内含时钟倍增器，可采用差分和单端时钟输入。

·功耗低，在2.7~3.6V的单电源时，其功率低于300mW。

·片内带有1.20V且具有温度补偿的电压基准。

5.4.2AD9751功能结构

AD9751的内部原理结构如图5.6所示，管脚排列及说明如图5.7和表5.1所示。AD9751的数字接口包括两个缓冲锁存器以及控制逻辑。当输入时钟占空比不为50%时，

可以使用内部频率锁相环电路(PLL)。频率锁相环电路将以2倍于外部应用时钟的速度来驱动DAC锁存器，并可从两个输入数据通道上交替传输数据信号。其输出传输数据率是

单个输入通道数据率的2倍。当输入时钟的占空比为50%或者对于时钟抖动较为敏感时，该锁相环可能失效，此时芯片内的时钟倍增器将启动。因而当锁相环失效时，可使用时钟倍增器，或者在外部提供2倍频的时钟并在内部进行2分频。图5.6AD9751的内部原理结构图5.7AD9751的管脚排列

CLK输入端(CLK+/CLK-)能以差分方式或者单端方式驱动，这时时钟信号幅度可低至1V的峰峰值。AD9751有两个差分电流输出端口IOUTA

和IOUTB

分别由PORT1

和PORT2

控制。PORT1

和PORT2的10位并行数据分别通过锁存器和多路复用器(MUX)输入DAC。DAC的参考电压受参考电压输入/输出端REFIO和满刻度电流输出调节端FSADJ控制。

AD9751包括一个能提供高达满量程20mA电流的电流源阵列。该阵列被分成31个相等的电流源，并由它们组成5个最大有效位(MSB)。接下的4位(或中间位)由15个相等的电流源组成，它们的值为一个最大有效位电流源的1/16，剩下的LSB是中间位电流源的二进制权值的一部分。AD9751采用电流源实现中间位和较低位，提高了多量程时小信号的动态性能，并且有助于维持DAC的高输出阻抗特性。

AD9751的满刻度输出电流由基准控制放大器决定，通过调节外部电位器可使电流在2~20mA的范围内变化，而用外部电位器、基准控制放大器和电压基准VREFIO

可组合设定基准电流IREF

。AD9751的满刻度电流IOUTFS

是IREF

的32倍。

AD9751数模转换器中的模拟和数字部分各有自己独立的供电电源(AVDD和DVDD)，因而可以独立地在2.7~3.6V的工作范围内工作。AD9751的数字部分包括边沿触发锁存器和分段译码逻辑电路;而模拟部分则包括电流源及其相关的差分开关，以及1.2V的电压基准和一个基准电压控制放大器。

5.4.3参考电压和数字锁相环

1.参考电压

参考电压REFIO脚既可作为输出端也可作为输入端。AD9751内含一个1.20V的基准电压。当使用内部基准时，内部参考电压将反映到REFIO脚上。此时在引脚REFIO和

ACOM之间接0.1μF的电容可达到去耦的目的。同时，如果REFIO脚要用于电路的其他地方，还需加入一个外部缓冲放大器，以提高阻抗减少外部电路对AD9751内部参考电压的影响，如图5.8(a)所示。

当AD9751使用外部参考电压时，如图5.8(b)所示，可以使用更稳定的外部1.20V参考电压来提高参考电压的稳定性，或采用一个变化的参考电压来实现增益控制。此时不再需要在REFIO和ACOM之间接0.1μF电容。图5.8AD9751内部(a)外部缓冲放大电路图5.8AD9751内部(b)参考电压电路

不论使用何种参考电压方式，

DAC输出的满量程电流都为32倍的参考电压比上FSADJ脚的外接电阻，例如图5.8中的2kΩ电阻。因此改变外接电阻的阻值可以改变满量程电流的大小。AD9751支持2~20mA的满量程电流变化范围。

2.锁相环时钟

锁相环(Phase-LockedLoop，

PPL)时钟是一个闭环的反馈控制系统，如图5.9所示。锁相环由鉴相器(PhaseDetector，

PD)、环路滤波器(LoopFilter，

LF)和压控振荡器(VolatgeControlledOscillator，

VCO)组成。鉴相器用来鉴别输入信号Ur

与输出信号Uo之间的相位差，并输出误差电压Ud。Ud

中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器的控制电压Uc

。Uc

作用于压控振荡器的结果是把它的输出振荡频率拉向参考信号频率，当二者相等时，环路被锁定，称为入锁。维持锁定的直流控制电压由鉴相器提供。鉴相器的两个输入信号间留有一定的相位差。图5.9锁相环原理

AD9751的PLL可用来产生用于边沿触发锁存器、多路选择器以及DAC所必需的内部同步2倍时钟。PLL电路包括一个相位检测器、电荷泵、压控振荡器、输入数据率范围

控制电路、时钟逻辑电路和输入/输出端控制电路。当使用内部PLL时，

RESET接地;而当AD9751处于PLL有效模式时，

LOCK作为内部相位检测器的输出。当它被锁定时，该模式下的锁定输出为逻辑“1”。

当PLL的VDD脚接3V电压时，

PLL处于工作状态。表5.2给出了当PLL有效时的DIV0

和DIV1脚在不同状态下的输入时钟频率范围。当频率锁相环电路的VDD接地时，

频率锁相环电路将处于无效状态。此时，外部时钟必须以合适的DAC输出更新数据率来驱动CLK的输入端。存在于输入端口1和端口2的数据的速率和定时依赖于AD9751是

否交替输入数据，或者仅仅响应单端口上的数据。

5.4.4数字输入和模拟输出

AD9751的数字输入端包括两个通道PORT1

和PORT2

，每个通道有10个数据输入引脚，同时还有一对差分时钟输入引脚。10位并行数据输入遵循标准的直接二进制编码形

式。DB9为最高有效位(MSB)，

DB0为最低有效位(LSB)。当所有数据位都为逻辑“1”时，IOUTA

产生满刻度输出电流。而IOUTB产生与IOUTA

互补的输出，也就是IOUTB

为满刻度输出电流减去IOUTA。

当PLL有效时，或者当使用内部时钟倍增器时，

DAC输出端在每一个输入时钟周期均被更新两次，其时钟输入速率高达150MSPS。这使得DAC的输出更新率为300MSPS。

AD9751有一个灵活的差分时钟输入端口，采用独立的电源(CLKVDD，

CLKCOM)可以获得最优的防抖动特性。两个时钟输入端CLK+和CLK-可由单端或差分时钟源所驱

动。对单端工作来说，

CLK+应被一个逻