《数字逻辑电路基础》课件第5章

第5章触发器5.1输出反馈电路5.2基本RS触发器5.3钟控触发器5.4触发器的应用5.5寄存器和移位寄存器

5.1输出反馈电路

如图5.1(a)所示的与门电路，输出Z既是输出又是输入，电路本身是有时延的，因此，当前输出与当前输入一起决定后面的输出。将当前输出标识为Zn，后继的输出标识为Zn+1，该电路的逻辑函数表达式可以写为Zn+1=X∙Zn。当X=1时，Zn+1=Zn，相当于输出保持，当X=0时，Zn+1=0，相当于输出清零。该电路中，一旦输出变为0，后继输出一直为零。

如图5.1(b)所示的或门电路，该电路的逻辑函数表达式可以写为Zn+1=X+Zn。当X=0时，Zn+1=Zn，相当于输出保持，当X=1时，Zn+1=1，相当于输出置位。该电路中，一旦输出变为1，后继输出一直为1。

如图5.1(c)所示的异或门电路，该电路的逻辑函数表达式可以写为Zn+1=XÅZn。当X=0时，Zn+1=Zn，相当于输出保持，当X=1时，Zn+1=Z̅n，相当于输出反转。该电路中，输入为1时，输出将不断反转，直到输入为0。

由此可以看出，输出反馈后会产生一个新的概念“保持”，即记忆功能。

图5.1输出反馈的逻辑电路

【例5.1.1】设计一个两输入（X和Y）和单输出（Z）的电路，使电路具有三种功能：清零（Zn+1=0）、置位（Zn+1=1）和保持（Zn+1=Zn）。

解：假定当X=0时清零，当X=1且Y=0时置位，当X=1且Y=1时保持。按照该假设列出真值表，该真值表的输入项除了X和Y，还有Zn，输出项为Zn+1，如表5.1所示。

由真值表可以直接写出Zn+1的逻辑函数表达式为

Zn+1=X(Y̅+Y×Zn)=X(Y̅+Zn)

其实现电路如图5.2所示。

图5.2例5.1.1的逻辑电路

这个电路具有两个稳定状态逻辑0和逻辑1。在没有外来触发信号的作用下，即X和Y都为高电平时，电路始终处于原来的稳定状态。在外加输入触发信号作用下，即X和Y有一个变为低电平时，电路从一个稳定状态翻转到另一个稳定状态。

这种电路称为触发器（Flip-Flop），常用的触发器包括基本RS触发器、钟控触发器（RS触发器、D触发器、JK触发器和T触发器），钟控触发又可以分成电平触发和边沿触发。后面将对这些触发器进行详细描述。

5.2基本RS触发器

图5.3(a)是用两个与非门构成的基本RS触发器，它具有两个互补的输出端Q和Q̅，一般用Q端的逻辑值来表示触发器的状态。当Q=1、Q̅=0时，称触发器处于1状态；当Q=0、Q̅=1时，触发器处于0状态。RD和SD为触发器的两个输入端（或称激励端）。图5.3(b)是基本RS触发器的逻辑符号。图5.3基本RS触发器

触发器的Q和Q̅既是与非门的输出，又是与非门的输入。当输入发生变化时，触发器可以从一个稳定状态转换到另一个稳定状态。将输入信号作用前的触发器状态称为现在状态（简称现态），用Qn和Q̅n表示（通常上标n可以略去）。将输入信号作用后的触发器状态称为下一状态（简称次态），用Qn+1和Q̅n+1表示。

当RD=0、SD=1时，无论现态为何值，其次态均为Qn+1=0、Q̅n+1=1，称为复位，RD端为复位端，低电平有效。

当RD=1、SD=0时，无论现态为何值，其次态均为Qn+1=1、Q̅n+1=0，称为置位，SD端为置位端，低电平有效。

当RD=1、SD=1时，其次态与现态相等，即Qn+1=Q、Q̅n+1=Q̅，称为保持。

当RD=0、SD=0时，两个与非门输出均为1，两个输出端不再满足互补关系，是禁止出现的输入项。故基本RS触发器的约束条件为RD+SD=1。

1.状态转移真值表（状态表）

将触发器的次态、现态及输入信号之间的逻辑关系用表格的形式表示出来，这种表格称为状态转移真值表（或状态表）。

基本RS触发器的状态表如表5.2所示，简化状态表如表5.3所示。

触发器的状态表中，输出端的现态为输入量，输出端的次态为输出量，状态表表明次态不仅与输入有关，还与现态有关。相同的RD和SD输入其输出Q不一定相同。

2.特征方程

描述触发器逻辑功能的函数表达式称为触发器的特征方程。

基本RS触发器的特征方程为

其中RD+SD=1为约束条件，表明RD和SD不能同时为0，至少有一个为1。

3.状态转移图（状态图）与激励表

状态转移图是用图形方式来描述触发器的状态转移规律。

图5.4为基本RS触发器的状态转移图，图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号的作用下，状态转移的方向，箭头旁的标注表示转移条件。

图5.4基本RS触发器的状态转移图

激励表（也称为驱动表）是表示触发器由现态转移到确定的次态时对输入信号的要求。表5.4为基本RS触发器的激励表。

4.波形图

工作波形图又称时序图，它反映了触发器的输出状态在输入信号作用下随时间变化的规律，是可以通过电子仪器测量观测到的波形。图5.5为基本RS触发器的工作波形，图中虚线部分表示状态不确定。

图5.5基本RS触发器的工作波形

基本RS触发器也可以用或非门组成，其电路及逻辑符号如图5.6所示，输入信号SD和RD是高电平有效。

图5.6基于或非门的RS触发器

5.3钟控触发器

当基本RS触发器的输入发生变化时会使触发器直接置0或置1翻转，触发器的状态发生变化。在数字系统中，经常要求触发器按一定时间节拍进行动作，即要求触发器状态转换时刻由时钟控制，而转换到何种状态则由输入信号和原状态决定。在基本RS触发器的基础上增加触发引导电路，便可以构成各种时钟控制的触发器。

5.3.1电平触发钟控触发器

1.钟控RS触发器

如图5.7所示，通过增加两个与非门构成了高电平触发的钟控触发器。当CP=0时，RD=SD=1，触发器处于保持状态；只有在CP=1时触发器的状态才可能发生变化。

图5.7钟控RS触发器

该触发器特征方程为

约束条件要求输入R和S不能同时为1，至少有一个为0。

图5.8为时钟有效触发期间的状态图，表5.5为钟控RS触发器的状态表。

图5.8钟控RS触发器的状态图

图5.9为钟控RS触发器的工作波形。

图5.9钟控RS触发器的波形

2.钟控D触发器

钟控D触发器的逻辑电路和逻辑符号如图5.10的(a)和(b)所示。

图5.10钟控D触发器

在CP为1时，RD和SD互补，SD=D̅，RD=D。该触发器特征方程为

图5.10(c)为钟控D触发器的状态图，表5.6为钟控D触发器的状态表。该触发器完成输入信号的保存，也称为数据锁存器，输入端D称为数据输入端。

图5.11为钟控D触发器的工作波形。

图5.11钟控D触发器的工作波形

3.钟控JK触发器

钟控JK触发器的逻辑电路和逻辑符号如图5.12(a)和(b)所示。在CP=1时，。该触发器特征方程为

图5.12钟控JK触发器

钟控JK触发器的状态图如图5.12(c)所示，表5.7为钟控JK触发器的状态表。

图5.13为钟控JK触发器的工作波形。

图5.13钟控JK触发器的工作波形

钟控JK触发器可以构建钟控D触发器，如图5.14所示。

图5.14钟控JK触发器构成钟控D触发器

4.钟控T触发器

将钟控JK触发器的J和K两输入连接在一起构成钟控T触发器，它的逻辑电路和逻辑符号如图5.15(a)和(b)所示。在CP=1时，

该触发器特征方程为

图5.15钟控T触发器

钟控T触发器的状态图如图5.15(c)所示，表5.8为钟控T触发器的状态表。

当T=1时状态翻转，当T=0时状态不变。T接高电平时，状态按时钟进行翻转。

5.3.2边沿触发器

在电平触发方式中，当触发电平有效时，当前输出状态作为现态参与触发器的次态计算。当次态出现后，如果触发电平仍有效，那么次态输出作为新一轮的现态再产生下一个新的次态。电平触发方式可能使状态在约定电平期间发生多次翻转，也称为空翻。为了防止出现空翻现象，采用边沿触发器。

钟控触发器通常需要外部对其进行复位（输出变为0）或置位（输出变为1），所以实际的触发器通常有复位Rd和置位Sd，假定复位和置位信号均为低电平有效。图5.16为常用的边沿D触发器的逻辑符号。

图5.16边沿D触发器

复位和置位通常有两种方式，即异步方式和同步方式。

异步方式是指只要复位或置位信号有效，输出立即发生变化，时钟和数据输入对触发器不起任何影响。

Verilog描述时复位和置位信号都是触发状态改变的条件，但是时钟是沿触发，过程赋值的触发条件不允许既有电平触发又有边沿触发。所以触发条件中复位和置位信号也采用边沿触发，边沿采用进入有效电平的边沿，该处使用高电平向低电平变化的下降沿。

同步方式是指在复位或置位信号有效且时钟触发时输出进行复位或置位，输出端的变化值由复位或置位信号决定，但输出发生变化的时刻由时钟决定。

两种方式下的波形如图5.17所示。

图5.17上升沿D触发器的清零和置位

由图5.17(a)可看出：在异步方式下，只要Rd变为低，不论CP和D为何值，Q都变为低；只要Rd为高、Sd变为低，不论CP和D为何值，Q都变为高。

由图5.17(b)可看出：在同步方式下，Rd变低后输出并没有立即复位，而是到CP的上升沿时才复位。当Rd为低、Sd也为低时，在CP上升沿时才置位。

5.4触发器的应用

图5.18例5.4.1的波形图

【例5.4.1】二分频电路：电路有一个输入时钟和一个输出时钟，输出时钟的周期是输入时钟的二倍，如图5.18所示。采用D触发器进行电路设计。

解：从波形可知：①输出F每次变化都在CP的上升沿；②在CP上升沿的前后，F值是非的关系，即Fn+1=F̅，即当CP从低电平向高电平变化一次时，F取反一次。

将CP连接上升沿D触发器的时钟输入端，F连接该触发器的状态输出端，其次态为Fn+1=F̅，其激励方程为D=F̅。

逻辑电路如图5.19所示。

图5.19例5.4.1的逻辑电路

【例5.4.2】两个带异步清零和置位端的上升沿D触发器构成图5.20所示的电路，试画出波形图，说明功能，并给出Verilog描述。

图5.20例5.4.2的电路图

解：触发器的复位端Rd参与控制，将Rd=0时称为复位状态，Rd=1时称为工作状态。

当DFF0.Q=0时，DFF1被复位，DFF1.Q=0，DFF0.Rd=1，此时DFF0处于工作状态，DFF1处于复位状态。

当DFF0.Q=1时，DFF1处于工作状态。

当DFF1.Q=1时，DFF0被复位，DFF0.Q=0，进而DFF1被复位，DFF1.Q=0，DFF0退出复位状态进入工作状态。

从上面的分析可以看出，DFF0仅会短时间处于复位状态，其最终将会稳定地处于工作状态。

在DFF0处于工作状态时，X上升沿到达后DFF0.Q=1，DFF1从复位状态变为工作状态。在DFF1处于工作状态时，Y上升沿到达后DFF1.Q=1，DFF0被复位，接着DFF1被复位，DFF0又回到工作状态，保持输出0，DFF1仍处于复位状态。

由此可见，当X的上升沿到达时，F输出为1，当Y的上升沿到达时，F输出为0。工作波形如图5.21所示。

图5.21例5.4.2的工作波形

5.5寄存器和移位寄存器

5.5.1寄存器

1.基本结构采用多个D触发器保存一组二进制信息的电路称为寄存器，也称为数据寄存器。m个D触发器采用相同的触发条件同时保存m个数据，其基本结构如图5.22所示。图5.22数据锁存器的基本结构

2.电平触发数据寄存器

常用的电平触发数据寄存器主要有74LS373和74LS573（八D数据锁存器）。

图5.23是74LS573的逻辑符号和内部结构，其中G为锁存信号、为输出使能，D0…D7为数据输入，Q0…Q7为三态数据输出，其功能表如表5.9所示。

图5.2374LS374

3.边沿触发数据寄存器

常用的边沿触发数据寄存器主要如74LS374和74LS574（八D触发器）。

图5.24为74LS574的逻辑符号和内部结构，其中CP为上升沿锁存信号，为输出使能，D0…D7为数据输入，Q0…Q7为三态数据输出，其功能表如表5.10所示。

图5.2474LS574

4.简单应用

作为数据输出，通常要将数据保持一段时间，这时需要采用寄存器来实现。

1)多发单收电路

通常用于单个接收器对多个来源数据的接收处理，其电路如图5.25(a)所示。

图5.25多发单收电路

接收器通过轮流输出负脉冲至所有发送寄存器的使能端来实现所有发送数据的接收。图5.25(b)是图5.25(a)所示电路的接收器轮流接收的波形图。

为了保证接收操作可靠，通常采用接收信号R来控制接收操作，即当R为高电平时才允许数据输入。接收时先输出地址，再输出接收脉冲。以图5.25(a)为例，只需要2位地址A1A0，其连接如图5.26(a)所示，图5.26(b)是采用地址实现轮流接收的波形图。

图5.26基于总线方式的多发单收电路

2)单发多收电路

通常用于单个发送器对多个接收器的数据分发处理，其电路如图5.27(a)所示。

图5.27单发多收电路

每个接收器都有一个接收寄存器相对应。发送器的数据输出与所有接收寄存器的数据输入端对应相连。

发送器给接收器i发送数据时，先将数据输出，再在锁存信号Gi上产生锁存脉冲。发送器也可以同时给多个接收器发送相同数据。

接收器只要发送低电平给接收寄存器的输出使能端即可获取发送来的数据。由于接收寄存器的输出只有一个去向，所以可以不用高阻态，故接收寄存器的使能端可接地。

图5.27(b)是发送器轮流发送数据的波形图。

与多发单收相似，发送器可以采用地址总线来选择接收寄存器，用发送信号T来触发锁存，如图5.28(a)所示，图5.28(b)为采用地址总线进行轮流发送的波形图。

图5.28基于总线方式的单发多收电路

5.5.2移位寄存器

1.基本结构

若所要寄存的二进制信息为串行数据，则需要如图5.29所示的多个触发器串行级联的结构。由若干个D触发器级联构成的D触发器组称为移位寄存器。数据从S输入，每个时钟节拍接收一位保存在D触发器内。

图5.29移位寄存器结构

图5.30所示电路是由D触发器组成的四位单向移位寄存器。Ri为移位输入，Ro为移位输出，输出端Q3Q2Q1Q0为并行输出，CP为时钟脉冲输入。

图5.30四位单向移位寄存器

图5.31是该移位寄存器的工作波形示例。由波形图可以看出：串行输入端Ri的值通过1个时钟后从Q3端输出，2个时钟后从Q2端输出，3个时钟后从Q1端输出，4个时钟后从Q0端输出。因此，移位寄存器实质就是延时器，常用于数字信号处理电路中。

图5.31四位单向移位寄存器的移位波形

2.可预置移位寄存器

若将D触发器的数据输入端通过2-1MUX来连接前级触发器的状态和并行输入，如图5.32所示，则构成可预置移位寄存器。

图5.32可预置移位寄存器

3.四位通用移位寄存器74LS194

74LS194是四位通用移存器，具有左移、右移、并行置数、保持、清除等多种功能。其逻辑符号如图5.33所示，其中D0~D3是并行数码输入端，Cr是低电平有效的异步清零端，SR和SL分别是右移和左移的串行数码输入端，S1和S0是工作方式控制端，其组合00为保持、01为右移、10为左移、11为置数。表5.11为其功能表。

图5.3374LS194的逻辑符号

4.典型应用

1)数据延时器

在许多系统中，需要按顺序保存以前的数据用于后面的处理，比如当前时刻的输出是当前时刻的输入与前两个时刻的输入之和，其数学描述为：y(n)=x(n)+x(n-1)+x(n-2)。

图5.34是计算过程示意图，每次参与计算的量按时刻先后排列。当前时刻的输入参加当前输出的计算后，移到下一个位置参加下一时刻输出计算，结束后，再后移一个位置参加下一时刻的计算，结束后该数据无效。x(n)和y(n)是当前时刻的输入和输出，而x(n-1)和x(n-2)是以前的输入数据，需要保存。

图5.34计算过程

采用两个寄存器DFF1和DFF2分别保存位置x(n-1)和x(n-2)，每次计算结束时，DFF2锁存DFF1的输出，DFF1锁存当前输入，结构如图5.35所示，图5.36为示