《数字电子技术基础》-时序逻辑电路

第5章时序逻辑电路5.1概述5.2时序逻辑电路的分析5.4计数器5.3存放器和移位存放器学习要点时序逻辑电路的特点时序逻辑电路的分析

存放器的功能计数器的功能与应用

5.1概述--输出信号只取决于输入信号，一旦输入信号撤消，输出信号也随之消失。

--在任何一个时刻的输出信号不仅取决于当时的输入信号，还与电路原来的状态有关。数字电子技术的两个重要组成局部：时序逻辑电路组合逻辑电路所以时序逻辑电路必须含有具有记忆能力的存储元件，最常用的存储元件是触发器。在时序逻辑电路中既包含输出信号只取决于输入信号的门电路局部，又包含能实现存储功能的触发器局部。时序逻辑电路示意图按照时序逻辑电路中触发器触发方式的不同，时序逻辑电路可以分为:同步时序逻辑电路异步时序逻辑电路--所有的触发器共用一个时钟信号，各个触发器状态变化都在该时钟信号的作用下同时发生.--所有触发器不共用一个时钟信号，各个触发器状态变化有先有后。

该电路位为同步时序逻辑电路。常用的时序逻辑电路描述方法有方程式、状态表、状态图和时序图。例

输出方程--时序逻辑电路的输出逻辑表达式。驱动方程--各触发器输入端的逻辑表达式。状态方程--将驱动方程代入相应触发器的特性方程中，所得到的该触发器的次态方程。状态表--描述输入信号、输出信号、触发器态和次态之间关系的表格。将电路现态的各种取值代入状态方程和输出方程中计算，求出相应的次态和输出。时序逻辑电路状态表X/Z00000/000111/001010/001101/110001/010110/011011/011100/1状态图

--描述触发器的动态行为，显示了触发器如何根据当前所处的状态对不同的情况做出反响。圆圈和圈中数值表示某种状态下的编码；箭头表示状态转换的前进方向；箭头旁边带斜线的数值分别表示输入信号〔斜线左侧〕和输出信号〔斜线右侧〕的逻辑值。当X=1时，“00”、“01”、“10”、“11”这四个状态构成一个循环，称为“主循环”或“有效循环”。当X=0时，“01”和“11”构成一个“有效循环”，“01”和“11”称为“有效状态”；“00”和“10”位于有效循环之外，称为“无效状态”。如果每个无效状态在假设干个时钟作用后都能够转入有效状态，进入“有效循环”，那么，称这个电路具有自启动能力；否那么电路就不具有自启动能力。显然，当X=1时，电路实现的功能是四进制加法计数器；当X=0时，电路实现的功能是二进制计数器，并且不具有自启动能力。时序图

--描述在时钟源CP作用下时序逻辑电路的状态及输出随输入和时间变化的波形，通常指有效循环的波形图。时序图清晰的描述了在输入和时钟源的作用下，各个触发器状态的变化情况。5.2时序逻辑电路的分析5.2.1同步时序逻辑电路分析的一般步骤5.2.2同步时序逻辑电路分析举例5.2.3异步时序逻辑电路的分析5.2.1同步时序逻辑电路分析的一般步骤电路图时序图状态图方程式同步时序逻辑电路中所有的触发器共用一个时钟信号。流程图如下图。状态表5.2.2同步时序逻辑电路分析举例例1分析图示电路实现的逻辑功能。各触发器初始状态为0。解：电路中两个D触发器的时钟信号是同一个时钟源CP，因此是同步时序逻辑电路。1、列方程式：〔1〕驱动方程--即各触发器的输入逻辑表达式：〔2〕输出方程：〔3〕把驱动方程代入D触发器的特征方程得状态方程：2、根据上述方程式列出电路的状态表：/Z0011/00100/01001/01110/13、画出电路的状态图：4、时序图--在一系列CP信号的作下，各触发器状态和输出波形图：5、结论：从电路的状态表、状态图和时序图可以看到，电路在时钟脉冲的作用下，每经过4个CP，电路状态循环一次，并且按照“11”、“10”、“01”、“00”降序排列。该电路是一个四进制减法计数器。输出Z信号可以看作是借位信号。实际上，此例中只要列出电路的状态表就可以看出电路实现的逻辑功能。状态表、状态图和时序图可据分析的具体要求选用表示形式，不必要全部写出。例2试分析图示电路实现的逻辑功能。各触发器初始状态为0。解：电路中三个JK触发器的时钟信号是同一个时钟源CP，因此是同步时序逻辑电路。1、列方程式：〔1〕驱动方程。⊙〔2〕输出方程。〔3〕状态方程。

⊙2、根据方程式列出状态表：

/Z000001/0001100/1010000/0011100/0100010/0101010/0110011/0111010/03、画出电路的状态图：4、结论：状态“000”、“001”、“100”、“010”构成有效循环，电路能够实现四进制计数器功能；状态“110”、“011”、“101”、“111”经有限个时钟周期后能够回到有效循环中，电路具有自启动能力。即该电路为具有自启动能力的四进制计数器。当状态为“001”时，Z输出1信号，可以把Z信号看成是“001”状态的检测电路。即检测到“001”状态时，Z输出1信号。15.2.3异步时序逻辑电路的分析例1异步时序逻辑电路中各个触发器受不同时钟脉冲控制。分析时需要特别关注时钟脉冲，根据时钟信号、输入信号和触发器现态来确定输出和触发器次态。分析电路逻辑功能。各触发器初态为0。解：电路两个D触发器由不同时钟源控制，异步时序逻辑电路。1、列出方程式：〔1〕驱动方程：〔2〕输出方程：〔4〕时钟方程：〔3〕状态方程：

2、根据方程式列出状态表：CP/Z0001/00110/01011/01100/13、画出电路的状态图：4、结论：从电路的状态表、状态图可以看到，每经过4个CP脉冲，电路状态循环一次，并且按照“00”、“01”、“10”、“11”升序排列。因此该电路是一个四进制加法计数器，输出Z信号可以看作是进位信号。例2分析电路逻辑功能。各触发器初始状态为0。解：电路由三个上升沿触发的JK触发器组成：FF0和FF1的时钟输入端由时钟源CP控制FF2的时钟输入端由控制电路是异步时序逻辑电路。1、列出方程式：〔1〕驱动方程：〔2〕输出方程：〔3〕状态方程：〔4〕时钟方程：

2、根据方程式列出状态表：CP/Z000001/0001010/0010101/0011010/0100101/0101110/1110001/0111110/0“001”、“010”、“101”、“110”构成有效循环，能够实现四进制计数器功能。3、画出状态图：4、结论：“000”、“011”、“100”、“111”经有限时钟周期后能够回到有效循环，具有自启动能力。该电路为具有自启动能力的四进制计数器，Z信号为进位端。同步时序逻辑电路分析和异步时序逻辑电路分析不同的地方就在列方程式时，异步时序逻辑电路要多列一组时钟方程。同步时序逻辑电路中各触发器共用时钟源，当条件具备时，各触发器进行状态转换的时刻完全取决于时钟脉冲有效边沿到来的时刻。异步时序逻辑电路中各触发器不是同一个时钟源控制，当条件具备时，各触发器的转换时刻取决于各自的时钟脉冲有效沿是否到达。5.3存放器和移位存放器5.3.1存放器5.3.2移位存放器5.3.3存放器应用举例5.3.1存放器触发器是构成存放器的主要局部，且一个触发器能够存储一位二进制代码。存放器可以由RS触发器、JK触发器、D触发器构成，各触发器通常在同一个时钟源的作用下工作。由四个D触发器构成的四位存放器：由四个D触发器构成的集成存放器7477。两个时钟源CP1~2和CP3~4是7477内部四个D触发器的时钟输入端，为高电平触发。CP1~2控制输入端为D1和D2的触发器：CP3~4控制输入端为D3和D4的触发器当CP1~2是高电平状态时，D1和D2的数据可以送入存放器存储在Q1和Q2端；当CP3~4是高电平状态时，D3和D4的数据可以送入存放器存储在Q3和Q4端，当CP1~2是低电平状态时，Q1和Q2保持；当CP3~4是低电平状态时，Q3和Q4保持。只有一个控制脉冲的存放器〔如前面D触发器构成的存放器和集成7477〕。双拍工作方式的存放器：有两个控制脉冲的存放器。单拍工作方式的存放器：RS触发器构成的存放器5.3.2移位存放器移位存放器既可以存放数码，又可以在时钟脉冲的控制下实现存放器中的数码向左或者向右移动。由JK触发器组成的3位右移存放器：设移位存放器的初始状态为，从串行输入端把数码D=101送入存放器，在串行输入数码D=101之后，始终令D=0。CPCP脉冲未到000110020103101401050016000JK触发器组成的3位右移存放器状态表。由状态表知，再经过3个时钟脉冲之后，数码D=101已经完全移出存放器。经过3个时钟脉冲之后，数码D=101已经移入存放器，存储在端。通常称前3个脉冲后数码存储在端是移位存放器的串行输入/并行输出工作方式；后3个脉冲后数码完全移出存放器是移位存放器的串行输入/串行输出工作方式。

即存放器能够完成右移功能。同理，要用JK触发器组成3位左移存放器，需5.3.3存放器应用举例74LS194--4位并行输入/并行输出双向移位存放器并行输出端并行输入端直接清零端左移串行输入右移串行输入工作方式控制端1S74LS194状态表CP功能101110111并行输入100保持0清零右移左移将74LS194的端经过非门送给串行输入端可以构成扭环形右移计数器。由于扭环形计数器的状态是通过移位存放器实现的，相邻状态之间只有一位代码不同，因此扭环形计数器不会产生竞争冒险现象。5.4计数器5.4.1异步计数器和同步计数器5.4.2集成计数器5.4.3计数器应用举例计数器是一种常用的时序逻辑功能器件。〔1〕按照时钟信号CP控制方式：异步计数器〔2〕按照计数规律：加法计数器分类：同步计数器减法计数器5.4.1异步计数器和同步计数器由T触发器构成的3位二进制异步加法计数器直接清零端--先接低电平将触发器强制清零；计数时一般接高电平。T触发器输入端全接高电平,满足特征方程：用三个T触发器完成减法计数功能用D触发器、JK触发器都能够完成N位二进制加法/减法计数器，只要把相应的触发器连成触发器。那么在时钟信号的有效沿就满足特征方程实现翻转。由T触发器构成的3位二进制同步加法计数器三个触发器是由同一个时钟源控制各触发器输入端满足方程：3位二进制减法计数器的状态转换图T触发器也可由JK触发器替代，只要把JK触发器的J端和K端连在一起即可。相比较而言，同步计数器工作速度快于异步计数器，但比异步计数器电路结构复杂。速度快同步结构复杂5.4.2集成计数器1．双四位二进制同步加法计数器74LS3931、21~1、2~21CP、2CP--时钟输入端--输出端--异步清零端〔高电平有效〕〔下降沿有效〕74LS393状态表11CP10000000000010001020010030011040100050101060110070111............2．十进制同步加/减计数器74LS190CP--时钟输入端〔上升沿有效〕--使能端--预置数端--数据输入端--输出端--减/加计数器控制端CO/BO--进位/借位标志端当74LS190做加法计数器计到最大数或者做减法计数器计到最小数时此标志端输出高电平。~D/~十进制同步加/减计数器74LS190状态表CP1×××××××00××011××××减计数010××××加计数D/

使用计数器时，可以将N进制的计数器连成小于N进制的计数器或者大于N进制的计数器。如果是连成小于N进制的计数器可用清零法来实现，清零法是指计数器从初始状态开始进行计数，计满M〔Ｍ<N〕个状态后使用直接清零端令计数器恢复初始状态重新计数。即构成M进制的计数器。如果是连成大于N进制的计数器可以用两个或多个计数器扩展来实现。3．连成M〔Ｍ＜Ｎ〕进制计数器使用74LS393连成十一进制计数器。首先在RD端加一个正脉冲，使得输出端1~1为0000状态。工作时：74LS393为双四位二进制同步加法计数器。而接到与门作为输入，此时与门的输出直接清零端RD为高电平有效1~1为0001状态。然后在时钟脉冲的作用下，74LS393开始计数。经过一个时钟脉冲，经过十一个时钟脉冲后，1~1为1011状态。那么1~1端重新回到0000状态。状态转换图0000~1010--实线框各状态持续时间为一个ＣＰ周期1011--虚线框持续时间只有一个74LS393的传输延迟时间。而一个CP周期要远大于芯片传输延迟时间。〔短暂瞬间〕因此：称0000~1010这十一个状态是有效状态，1011这个状态是无效状态。在构成M进制计数器的时候，只考虑有效状态，有效状态个数为M的电路连接方式，构成的就是M进制计数器。置数法可以从某一状态S开始，计满M进制后输出置数信号使得计数器恢复状态S。用置数法将74LS190连成七进制计数器74LS190为十进制同步加/减计数器此时，计数器实现减法计数功能。令计数器输出端~的初始状态为0111

时钟源CP作用，计时器进行减法计数;当第一个时钟上升沿到的时候，计数器输出~为0110。

当第七个时钟上升沿到的时候，计数器输出端~为0000.

同时，CO/BO端输出高电平使得有效，把=0111置到端。即经过7个时钟上升沿后，端重新回到初始状态0111。4．计数器的扩展74LS190构成100进制计数器74LS190为十进制同步加/减计数器5.4.3计数器应用举例1.分频器N位二进制计数器能够完成时钟信号CP的分频。74LS393构成分频器波形图2.定时器每经过一个时钟脉冲〔1秒〕七段显示译码管上显示的数值减1，直到8秒后CO/BO端输出高电平1状态。即为“定时到”信号。3.脉冲发生器本章小结

1．时序逻辑电路在任何一个时刻的输出信号不仅取决于当时的输入信号，还与电路原来的状态有关，一般由组合电路和存储电路两局部构成。同步时序逻辑电路

所有的触发器共用一个时钟信号，各个触发器状态变化都在时钟信号CP的作用下同时发生。异步时序逻辑