《基于FPGA的嵌入式系统设计》课件第2章

第2章AlteraSoCFPGA系列器件简介2.1SoCFPGA简介 2.2CycloneV器件2.3ArriaV器件

2.1SoCFPGA简介

SoCFPGA就是在FPGA架构中集成了基于ARM的硬核处理器系统(HPS)，包括处理器、外设和存储器控制器。AlteraSoC产品集成了双核的ARMCrotex-A9MPCore处理器和28nm的FPGA，硬核处理器与FPGA之间采用高于125Gb/s的宽带互联。FPGA同时实现了硬核IP的性能和低功耗特性，以及可编程逻辑的灵活性。SoCFPGA的结构图如图2.1所示。图2.1SoCFPGA的结构图

(1)基于ARM的硬核处理器系统。HPS包括一个双核的ARMCrotex-A9MPCore处理器、丰富的外设，以及与FPGA中的逻辑共享的多端口存储器控制器。SoCFPGA使用嵌入式外设，不需要在可编程逻辑中实现这些功能，FPGA有更多的资源去实现定制的逻辑，降低了系统功耗。处理器与FPGA共享的硬核多端口SDRAM存储器控制器支持DDR2、DDR3、MobileDDR和LRDDR2器件，集成了误码纠错(ECC)功能，提供了系统的可靠性。

(2)高速互联。HPS与FPGA架构之间的大吞吐量的数据通路实现了双芯片解决方案无法提供的互联性能。HPS与FPGA架构提供了125Gb/s的峰值带宽，在处理器与FPGA之间实现了数据一致性。

(3)灵活的FPGA架构。采用灵活的FPGA逻辑架构，设计者可以在设计中用Altera或者其合作伙伴的定制IP或者商用预配置IP，从而突出系统优势。这样就可以做到：迅速适应各种接口和协议标准的变化，在FPGA中增加定制硬件，加速对时间要求较高的算法，增强产品竞争优势，利用FPGA中的硬核逻辑功能(包括PCIExpress端口和其他多端口存储器控制器)，降低系统功耗和节约FPGA资源。

SoCFPGA具有以下系统级优点：

(1)集成双核ARMCortex-A9MPCore处理器及28nmFPGA结构，提高了系统性能；HPS运行速度可达800MHz，实现了4000DMIPS，功耗不到1.8W；可实现150GMACS和100GFLOPS峰值的DSP性能；提供高于125Gb/s处理器与FPGA的互联接口；支持高速缓存及硬件加速器。

(2)降低了功耗，相对于双芯片的解决方案，系统功耗降低了30%。

(3)减小了电路板面积，外形封装减小了55%。Cyclone Ⅴ系列器件只需要两种电源，而Arria Ⅴ器件仅需要三种电源。

(4)不仅降低了系统成本和元器件成本，而且也降低了PCB的成本和复杂度。SoCFPGA与传统的双芯片设计相比需要更少的布线和层数。

表2.1列出了AlteraSoCFPGA的关键特性

基于ARM的用户可定制SoC非常适合于：

(1)在一片FPGA中集成分立处理器和数字信号处理(DSP)功能，降低系统功耗和成本，减小电路板面积。

(2)通过处理器和FPGA之间的宽带互联，增强系统性能。

(3)通过定制，在软件和硬件上均能够突出最终产品的优势。

(4)采用内置纠错码(ECC)和存储器保护功能，保护系统不受硬件或者软件错误的影响，从而提高了系统的可靠性。

(5)使用Altera独特的FPGA自适应调试功能，开发ARM兼容软件，进一步提高了目标可视化、控制能力和效能。

AlteraSoCFPGA常用于高性能的嵌入式系统，目标市场包括能源与工业(智能电网、工业驱动、太阳能逆变器等)、高清视频处理(高级辅助驾驶、汽车信息娱乐、视频监控和IP摄像机等)、基础通信设施(LTE基站、远程射频前端、路由器等)和计算机与存储运用(多功能打印机、扫描仪、金融计算等)。

2.2Cyclone Ⅴ器件

Altera的Cyclone Ⅴ系列FPGA采用了台积电(TSMC)的28nm低功耗(28LP)，与前几代产品相比，总功耗降低了40%，具有8路自适应逻辑模块(ALM)、高达12MB的内存和精度可调的DSP模块，具有很多系统级硬核功能—双核ARM

Cortex-A9硬核处理器系统(HPS)、嵌入式外设、多端口存储器控制器、串行收发器和PCIe端口等。Cyclone Ⅴ系列FPGA满足大批量应用所需要的功耗、成本和性能要求，广泛适合于工业、无线、有线、军队、自动化、广播和消费者市场。

AlteraCyclone Ⅴ 系列FPGA提供了6种型号供用户选择。

(1)只提供逻辑的Cyclone Ⅴ EFPGA；

(2)具有3.125Gb/s收发器的Cyclone Ⅴ GXFPGA；

(3)具有5G收发器的Cyclone Ⅴ GTFPGA；

(4)具有基于ARM的硬核处理器系统(HPS)和逻辑的Cyclone Ⅴ SESoCFPGA；

(5)具有基于ARM的HPS和3.125Gb/s收发器的Cyclone Ⅴ SXSoCFPGA；

(6)具有基于ARM的HPS和5Gb/s收发器的Cyclone Ⅴ STSoCFPGA。

下面对Cyclone Ⅴ系列器件作简要的介绍。

1．Cyclone Ⅴ系列器件的主要特性

Cyclone Ⅴ器件提供了25000～110000个逻辑单元(LE)，集成了18位 × 19位的嵌入式乘法器、自适应逻辑模块、M10K嵌入式存储器块、精度可调的DSP模块、时钟网络和锁相环(PLL)、外部存储器接口电路和高速差分I/O等。

表2.2所示为Cyclone Ⅴ SESoCFPGA系列简介。表2.3所示为Cyclone Ⅴ SESoCFPGA器件封装和用户I/O引脚数。

..

2．精度可调的DSP模块

Cyclone Ⅴ精度可调的DSP模块的体系结构如图2.2所示。

图2.2Cyclone Ⅴ精度可调的DSP模块的体系结构图

Cyclone Ⅴ精度可调的DSP模块由输入寄存器组、预加器、内部系数、乘法器、加法器、Chainout加法器/累加器、脉动寄存器、双倍累加寄存器等组成。

Cyclone Ⅴ精度可调的DSP模块具有以下特性：

(1)高性能、功耗优化和完善寄存的乘法操作。

(2)

9bit、18bit和27bit字长。

(3)两个18 × 19复数乘法。

(4)内置加法、减法和双64bit累加单元用于综合乘法结果。

(5)级联19bit或27bit以形成滤波应用的抽头延迟线(tap-delayline)。

(6)级联64bit输出总线，在没有外部逻辑支持的情况下将输出结果从一个模块传播至下一个模块。

(7)对称滤波器19bit和27bit模式中支持的硬核预加器。

(8)用于实现滤波的内部系数寄存器块。

(9)具有分布式输出加法器的18bit和27bit有限脉冲响应(FIR)滤波器。

表2.4列出了Cyclone Ⅴ器件的精度可调的DSP模块操作模式。

.

1)独立乘法器模式

在独立输入和输出乘法器模式中，精度可调的DSP模块执行通用乘法器的单独乘法运算操作。表2.5列出了精度可调的DSP模块独立乘法器模式配置。

.

2)独立复数乘法器模式

Cyclone Ⅴ器件支持使用两个Cyclone Ⅴ精度可调的DSP模块的18 × 19复数乘法器模式。复数乘法公式如下：

虚部

在第一个精度可调的DSP模块中实现，实部

在第二个精度可调的DSP模块中实现。

3)脉动FIR模式

FIR滤波器的基本结构包括乘法运算和加法运算。大量加法器的连接将会导致相当大的延迟。可使用脉动形式(SystolicForm)的FIR滤波器，如图2.3所示，在每个抽头中添加额外的延迟单元来提高系统性能。

图2.3脉动FIR滤波器等效电路

Cyclone Ⅴ精度可调的DSP模块支持18bit和27bit的脉动FIR结构。在脉动FIR模式中，乘法器的输入来自以下四种不同的数据源：

(1)两个动态输入。

(2)一个动态输入和一个系数输入。

(3)一个系数输入和一个预加器输出。

(4)一个动态输入和一个系数输出。

3．外部存储器接口

Cyclone Ⅴ器件提供了一种高效的体系结构，能够与大多数外部存储器接口相匹配以支持小模块化I/Obank结构中的高性能的系统带宽。I/O的设计对现有的和新兴的外部存储器标准提供了高性能的支持。表2.6列出了Cyclone Ⅴ器件中所支持的外部存储器标准。

1)外部存储器接口性能

最大和最小操作频率取决于存储器接口标准以及器件数据表中所列出的延迟锁相环(DLL)频率。表2.7列出了Cyclon Ⅴ器件中的外部存储器接口性能。

2)外部存储接口功能

Cyclone Ⅴ I/O单元(IOE)为外部存储器接口的快速可靠应用提供所需的内置功能。以下器件功能可用于外部存储器接口：

(1)

DQS相移电路；

(2)

PHY时钟(PHYCLK)网络；

(3)

DQS逻辑模块；

(4)动态片上匹配(OCT)控制；

(5)

IOE寄存器；

(6)延迟链；

(7)硬核控制器。

4．自适应逻辑模块(ALM)

一个ALM包含四个可编程寄存器，如图2.4所示。每个寄存器包含如下端口：数据、同步和异步清零、时钟和同步加载。对于全局信号，通用I/O(GPIO)引脚或者任何内部逻辑都可以驱动ALM寄存器的时钟和清零控制信号。GPIO引脚或内部逻辑驱动时钟使能信号。对于组合功能，寄存器被旁路，LUT的输出直接驱动到ALM的输出。

Cyclone Ⅴ ALM运行在以下四种模式中的一个：

(1)正常模式；

(2)扩展LUT模式；

(3)算术模式；

(4)共享算术模式。

图2.4Cyclone Ⅴ器件的ALM高级结构图

5．嵌入式存储器模块

Cyclone Ⅴ器件的嵌入式存储器模块具有高度的灵活性，并能够根据设计要求提供最佳数量的小型或大型存储器阵列。

1)嵌入式存储器的类型

Cyclone Ⅴ器件包含两种类型的存储器模块。

(1)

10KBM10K模块—专用存储器资源模块。M10K模块非常适用于较大的存储器阵列，并提供大量独立端口。

(2)

640bit存储器逻辑阵列模块(MLAB)—由多功能逻辑阵列模块(LAB)配置而成的存储器逻辑阵列。MLAB非常适用于宽而浅的存储器阵列。MLAB被优化以实现数字信号处理(DSP)应用的移位寄存器、宽浅FIFO缓存和滤波延迟线。每个MLAB由10个自适应逻辑模块(ALM)组成。在Cyclone Ⅴ器件中，这些ALM可配置成10个32 × 2模块，从而每个MLAB可实现一个32 × 20的简单双端口SRAM模块。

2)嵌入式存储器特性

表2.8汇总了嵌入式存储器模块所支持的特性。

6．Cyclone Ⅴ器件的时钟网络和锁相环PLL

1)时钟网络

Cyclone Ⅴ器件包括具有下面三个层次结构的时钟网络。

(1)全局时钟(GCLK)网络。Cyclone Ⅴ器件提供的GCLK能够驱动整个器件。GCLK可用作功能模块的低偏斜时钟源。Cyclone Ⅴ I/O单元(IOE)和内部逻辑也能够通过使用GCLK资源，作为全局时钟或者高扇出控制信号。

(2)局域时钟(RCLK)网络。RCLK网络只适用于它们驱动的象限。RCLK网络对包含在单一器件象限中的逻辑提供了最低的时钟插入延迟和偏斜。Cyclone Ⅴ IOE和指定象限中的内部逻辑也能够通过使用RCLK资源来创建内部局域时钟和高扇出控制信号。

(3)外部时钟(PCLK)网络。相比GCLK和RCLK网络，PCLK具有更高的偏斜。

2) Cyclone Ⅴ PLL

Cyclone Ⅴ PLL对器件时钟、外部系统时钟以及高速I/O接口提供了可靠的时钟管理。Cyclone Ⅴ器件系列包含小数分频PLL，它能用作小数分频PLL或者整数PLL。Cyclone Ⅴ器件中的输出计数器专用于支持整数或小数频率综合的小数分频PLL。Cyclone Ⅴ器件提供高达8个较大密度的小数分频PLL。表2.9汇总了Cyclone Ⅴ器件中的PLL特性。

.

7. I/O特性

Cyclone Ⅴ支持以下功能：

(1)单端、非电压参考和电压参考I/O标准；

(2)低电压差分信号(LVDS)、RSDS、mini-LVDS、HSTL、HSUL和SSTLI/O标准；

(3)串化器/解串器(SERDES)；

(4)可编程输出电流强度；

(5)可编程摆率；

(6)可编程总线保持；

(7)可编程的上拉电阻；

(8)可编程预加重；

(9)可编程I/O延迟；

(10)可编程电压输出差分(VOD)；

(11)开漏输出；

(12)带和不带校准的片上并行匹配(RSOCT)；

(13)片上并行匹配(RTOCT)；

(14)片上差分匹配(RDOCT)；

(15)高速差分I/O支持。

2.3Arria Ⅴ器件

Arria Ⅴ系列涵盖串行收发器速率达6Gb/s和10Gb/s的中端FPGA到速率达12.5Gb/s的中高端FPGA。采用28nm低功耗工艺的Arria Ⅴ FPGA系列为中端应用提供了低功耗、高带宽的FPGA。Arria Ⅴ器件广泛适用于低功耗的无线基础设备、20G/40G桥接器、整流、数据处理、高清视频处理和图像处理以及密集型数字信号处理(DSP)。

AlteraArria Ⅴ 系列FPGA提供了5种类型的FPGA。

(1)

Arria Ⅴ GZFPGA：高带宽的中端FPGA，集成了12.5Gb/s收发器。

(2)

Arria Ⅴ GTFPGA低功耗的中端FPGA，集成了10.3125Gb/s收发器，兼容SFF8431。

(3)

Arria Ⅴ GXFPGA：低功耗的中端FPGA，集成了3.5536Gb/s收发器。

(4)

Arria Ⅴ STFPGA：SoCFPGA，具有基于ARM的HPS，集成了10.3125Gb/s收发器，兼容SFF8431。

(5)

Arria Ⅴ SXFPGA：SoCFPGA，具有基于ARM的HPS，集成了6.5536Gb/s收发器。

下面对Arria Ⅴ系列器件作简要的介绍。

1．嵌入式存储模块

Arria Ⅴ器件的嵌入式存储器模块具有高度灵活性，并能够根据设计要求提供最佳数量的小型或大型存储器阵列。

1)嵌入式存储器的类型

Arria Ⅴ器件包含两种类型的存储器模块。

(1)

20KBM20K或10KBM10K模块—专用存储器资源模块。M20K和M10K模块非常适用于较大的存储器阵列，并提供大量独立端口。

(2)

640bit存储器逻辑阵列模块(MLAB)—由多功能逻辑阵列模块(LAB)配置而成的存储器逻辑阵列。MLAB非常适用于宽而浅的存储器阵列。MLAB被优化用来实现数字信号处理(DSP)应用中的移位寄存器、宽而浅的FIFO缓存和滤波延迟线。每个MLAB由10个自适应逻辑模块(ALM)组成。在Arria Ⅴ器件中，这些ALM可配置成10个32×2模块，从而每个MLAB可实现一个32

× 20的简单双端口SRAM模块；在Arria Ⅴ GZ器件中，这些ALM可配置成10个64

× 1模块，从而每个MLAB可实现一个64×10的简单双端口SRAM模块。

2)嵌入式存储器特性

表2.10汇总了嵌入式存储器模块所支持的特性。

2．精度可调的DSP模块的应用

Arria Ⅴ精度可调的DSP模块由以下9个部分组成：

(1)输入寄存器块；

(2)预加器；

(3)内部系数；

(4)乘法器；

(5)加法器；

(6)累加器和Chainout加法器；

(7)脉动寄存器；

(8)双倍累加寄存器；

(9)输出寄存器块。

Arria Ⅴ精度可调的DSP模块具有以下特性：

(1)高性能、功耗优化和全寄存器乘法操作；

(2) 9bit、18bit、27bit和36bit字长；

(3)

18 × 19和18 × 25复数乘法；

(4)内置加法、减法和64bit累加单元用于综合乘法结果；

(5)级联19bit或27bit以形成滤波应用的抽头延迟线(Tap-DelayLine)；

(6)级联64bit输出总线，在没有外部逻辑支持的情况下将输出结果从一个模块传播至下一个模块；

(7)对称滤波器18bit、19bit和27bit模式中支持的硬核预加器；

(8)用于滤波实现的内部系数寄存器块；

(9)具有分布式输出加法器的18bit和27bit有限脉冲响应(FIR)滤波器。

Arria Ⅴ GX、GT、SX和ST器件与Cyclone Ⅴ系列器件的精度可调的DSP模块的运行模式相同，而Arria Ⅴ GZ器件不同。表2.11列出了Arria Ⅴ GZ器件的精度可调的DSP模块的运行模式。

3．外部存储器接口

Arria Ⅴ器件提供了一种高效的体系结构，能够与大多数外部存储器接口相匹配以支持小模块化I/Obank结构中的高性能系统带宽。I/O的设计对现有的和新兴的外部存储器标准提供了高性能的支持。表2.12列出了Arria Ⅴ器件中所支持的外部存储器标准。

1)外部存储器性能

表2.13所示为Arria Ⅴ器件中的外部存储器接口性能。

2)外部存储接口功能

Arria Ⅴ I/O单元(IOE)为外部存储器接口的快速可靠应用提供所需的内置功能。以下器件功能可用于外部存储器接口：

(1)

DQS相移电路；

(2)

PHY时钟(PHYCLK)网络；

(3)

DQS逻辑模块；

(4)动态片上匹配(OCT)控制；

(5) IOE寄存器；

(6)延迟链；

(7)硬核存储控制器(仅Arria Ⅴ GX、GT、SX和ST)；

(8)读和写支持(仅Arria Ⅴ GZ)。

4．自适应逻辑模块

Arria Ⅴ GX、GT、SX和ST系列的ALM高级框图与Cyclone Ⅴ器件相同，与Arria Ⅴ GZ器件的ALM高级框图不同。图2.5给出了Arria Ⅴ GZ器件的ALM高级框图。

图2.5Arria Ⅴ GZ器件的ALM高级结构图

5．Arria Ⅴ的时钟网络和PLL

Arria Ⅴ系列器件提供了三种时钟网络：全局时钟网络、局部时钟网络和外部时钟网络。Arria Ⅴ PLL对器件时钟、外部系统时钟以及高速I/O接口提供了可靠的时钟管理。Arria Ⅴ器件系列包含小数分频PLL，它能用作小数分频PLL或