《电子技术基础》课件-项目6 组合逻辑电路的仿真与实训

《电子技术基础》项目6组合逻辑电路的仿真与实训6.1SSI组合逻辑电路的分析6.2SSI组合逻辑电路的设计6.3MSI中规模组合逻辑器件1、组合逻辑电路的概念

指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。

数字电路根据逻辑功能特点的不同分为组合逻辑电路时序逻辑电路指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。

6.1SSI组合逻辑电路的分析

2、组合逻辑电路的特点组合逻辑电路的逻辑功能特点：没有存储和记忆作用。

组合电路的组成特点：

由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。组合电路可以有一个或多个输入端,也可以有一个或多个输出端组合逻辑电路的一般框图……表达式形式分析思路：基本步骤：

根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。

3、组合逻辑电路的分析方法逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述例

逻辑图逻辑表达式11最简与或表达式化简22从输入到输出逐级写出最简与或表达式3真值表34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4

初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。[例]分析下图电路的逻辑功能。解：(1)写出输出逻辑函数式(２)分析逻辑功能该电路为四个门电路构成的异或门（2）化简[例]分析下图所示逻辑电路的功能。解：(1)写出输出逻辑函数式(3)分析逻辑功能(2)列逻辑函数真值表通过分析表达式和真值表特点来说明功能。

图示电路是由五个与非门构成的异或门11011000ZBA输出输入1010设计思路：基本步骤：分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。分析设计要求并列出真值表→求最简输出逻辑式→画逻辑图。首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的含义与逻辑取值(即规定它们何时取值0，何时取值1)

。然后分析输出变量和输入变量间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。6.2组合逻辑电路的设计方法真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。1穷举法122逻辑表达式3卡诺图最简与或表达式化简45逻辑变换6逻辑电路图3化简4111Y=AB+AC56

只考虑两个1位二进制数A和B相加，不考虑低位来的进位数的相加称为半加，实现半加的电路称为半加器

能够实现加法运算的电路称为加法器半加器全加器

除了两个１位二进制数相加以外,还与低位向本位的进位数相加,称之为全加,所构成的电路称为全加器6.3MSI中规模集成组合逻辑器件一、加法器1、一位加法器

半加器和全加器的运算规则如下:半加器全加器

半加器和全加器的逻辑符号图见下图。有两个输入端的是半加器，有三个输入端的是全加器，Σ代表相加。半加器全加器

半加器加数本位的和向高位的进位

全加器An和Bn分别是被加数和加数，Cn-1为相邻低位的进位，Sn为本位的和，Cn为本位的进位Sn

Cn0000000110010100110110010101011100111111An

Bn

Cn-1（a）电路图（b）逻辑符号

2、多位加法器实现多位加法运算的电路

其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。

其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。串行进位加法器超前进位加法器串行进位加法器举例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加数A输入A3A2A1A0B3B2B1B0B3B2B1B0加数B输入低位的进位输出CO依次加到相邻高位的进位输入端CI

。相加结果读数为

C3S3S2S1S0和数进位数串行加法器主要缺点是工作(运算)速度慢超前进位加法器举例：CT74LS283相加结果读数为C3S3S2S1S04位二进制加数B输入端4位二进制加数A输入端低位片进位输入端本位和输出端向高位片的进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283逻辑符号与串行进位加法器区别:超前进位加法器运算时间的缩短是以增加电路复杂程度为代价而换取的

多位加法器除了可以实现加法运算功能之外，还可以实现组合逻辑电路。例：将8421BCD码转换成余3码。

余3码＝8421BCD码＋3(即0011)余3码8421BCD码0011编码

用文字、符号或者数码表示特定信息的过程称为编码。

实现编码功能的电路

编码器二进制编码器

二-十进制编码器

优先编码器

编码器(即Encoder)

被编信号二进制代码编码器二、编码器

n位二进制代码有2n个状态，可表示2n个信息。1、二进制编码器由图可写出编码器的输出逻辑函数为由此式可列出真值表为输出输入1110111111101110111111101110111110011110111111011110111010111110111001111100100011111110Y0Y1Y2I7I6I5I4I3I2I1I0原码输出被编信号低电平有效。8线3线编码器输入8个信号Y0=I1·I3·I5·I7Y2=I4·I5·I6·I7Y1=I2·I3·I6·I7输出3位二进制对N个信号进行编码时，应按公式2nN来确定需要使用的二进制代码的位数n.2、二－十进制编码器将0~9十个十进制数转换为二进制代码的电路。又称十进制编码器。

输入十进制数

输出8421BCD码ABCD0123456789000000010010001101000101011001111000100110个输入端8421编码器4个输出端B=“7”+“6”+“5”+“4”A=“9”+“8”C=“7”+“6”+“3”+“2”D=“9”+“7”+“5”+“3”+“1”为何要使用优先编码器？3、优先编码器

(即

PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输出输入允许同时输入数个编码信号，但只对其中优先权最高的信号进行编码输出的电路。普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。54LS148优先编码器1111110000000001111111100000000111111111111111111111111111111111111111000001010011101100110100101010101010101被编码对象选通控制端代码输出端状态标志端54LS148逻辑图被编码的对象,.低电平有效选通控制端,低电平有效,只有当其为0时才可以进行编码代码输出端,为反码形式输出标志位54LS148逻辑符号图YS=1,1#

芯片停止工作，1#芯片输出Y2Y1Y0=111将两块54LS148芯片级联起来就可将输入端扩展为16个，组成16线－4线优先编码器．总输出的最高位输出，高电平有效ST=0允许工作IN8—IN15有输入54LS148111

1

01001011如果IN15—IN8中无低电平，则2#芯片的YS=Y3=0，允许1#芯片工作，将对IN7—IN0中优先权高的实行编码1100101111011以此类推总的输出标志,时编码器工作1110三、译码器

译码是编码的逆过程。

将表示特定意义信息的二进制代码翻译出来。实现译码操作的电路译码器二进制译码器二-十进制译码器

显示译码器译码器(即Decoder)

二进制代码

与输入代码对应的特定信息

译码器1、二进制译码器（完全译码）

将输入二进制代码译成相应输出信号的电路。n位

二进制代码

2n位

译码输出二进制译码器译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输出高电平有效译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入0000译码输出低电平有效2线-4线译码器逻辑图（1）2线-4线译码器逻辑表达式逻辑图（2）3线－8线译码器

74LS138最小项译码器的电路结构译码门是与门，对应高电平输出有效；译码门也可以是与非门，对应低电平输出有效。使能控制线集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1且时，译码器处于工作状态；当G1＝0或时，译码器处于禁止状态。

16

15

14

13

12

11

10

974LS138

1

2

3

4

5

6

7

8VCCY0

Y1

Y2Y3

Y4

Y5Y6A0

A1

A2

G2A

G2B

G1

Y7

GND引脚排列图74LS138的真值表输入：自然二进制码输出：低电平有效

3线－8线译码器的应用1、用于译码器的功能扩展例：用两片54LS138的8位输出通过级联实现4线-16线译码的输出00不工作正常译码1不工作正常译码有一个为低电平有一个与代码对应的输出端为低电平地址码的最高位2、用作数据分配器在数据传输系统中，经常需要将总线中的数据传输到多个支路中的一路上去，传往支路中哪些一路，就需要用唯一地址译码器来选择。在这种装置中，译码器起着数据分配的作用，这种装置叫数据分配器与地址代码对应的最小项译码器数据分配功能示意图如果令而将输入数据D从端输入，则在地址码确定后、、均为1，那么，由地址确定的输出，即总线上的数据D以反码形式从端送出，欲得到原码输出只需将数据D与相连，接1即可。或CBSTSTAST3、用作构成组合逻辑函数利用一些附加的门电路将最小项（n位地址输入的二进制译码器有2n个代码输入，包含n变量函数的全部最小项）恰当地组合起来,即可产生任何n变量的组合逻辑函数即二进制译码器可充当组合逻辑函数发生器。[例]用3线-8线序列码器74LS138实现下列多输出组合逻辑函数.输出的逻辑函数式为只要令74LS138的地址输入端A2=A、A1=B、A0=C，则它的各输出端就是各输入变量最小项的反函数形式。即Y0—Y7分别对应为m0—m7.解：

根据给定函数变换为最小项之和的形式运用还原律和摩根定理将函数变换为在74LS138之后再加四个与非门就可以实现这些函数。在用高电平输出有效的译码器实现组合函数时,译码器输出为各地址输入变量最小项的原函数.只要将下面的电路中的与非门换成或门就可以了

构成组合逻辑电路100AiBiCi-1mi

这种译码器是4线-10线译码器,它的功能是将8421BCD码译成10个有效电平(高电平或低电平)的输出信号,所以称其为二-十进制译码器,属于代码变换译码器.（3）二－十进制译码器10个译码输出端.

当伪码输入时,十个输出端均为非有效电平.如输出低电平有效,当伪码输入时,输出增为高电平,处于无效状态.4位地址输入端输入代码“0-9”时有对应的输出,输入代码“10-15”为伪码,没有与之对应的输出（4）显示译码器

将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字、文字、符号的电路。数字显示电路组成方框图

1、显示器件辉光数码管莹光数码管

液晶显示器件

发光二极管显示器件

LED显示器件

LED数码管有共阳极和共阴极两种。点亮电平不同

集成显示译码器74LS48（适合于共阴极LED七段数码管使用）引脚排列图

四、数据选择器（MUX，Multiplexer）1.数据选择器的功能

数据选择器是从多个输入数据中选择一个送到输出端的组合数字电路。是一个与或（Y=

mi

）的逻辑结构。

左图是描述数据选择器逻辑功能的示意图。图中的D3、D2

、D1、D0

是输入数据；B1、B0是选择变量，以确定哪一个输入数据被送到输出端Y。

数据选择器的逻辑功能也可以用真值表来描述。

2.数据选择器的构成

为了增加数据选择器的控制功能，电路中加入了使能端，用EN表示。EN=L时，MUX工作；EN=H时，MUX不工作。数据选择器是一个Y=

mi

的结构。集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。集成8选1数据选择器74LS15174LS151的真值表（1）数据选择器的扩展2.数据选择器的应用

（2）构成组合电路

可以用数据选择器实现组合逻辑电路，因为数据选择器是一个

mi的电路结构。在用MUX实现组合数字电路时，分二种情况，一是MUX选择变量的数目与要实现的组合电路的变量数相同；二是选择变量的数目要少于组合电路的变量数。

下面通过事例来说明用MUX构成组合数字电路的方法。先看选择变量的数目与要实现的组合电路的变量数相同的情况。用MUX实现下列组合逻辑函数：

=m6+m7+m0+m2+m4=m0+m2+m4+m6+m7

采用八选一数据选择器

存在的最小项就在数据输入端接“1”