杭州电子科技大学EDA技术与FPGA2005上学期B卷答卷

杭州电子科技大学学生考试卷〔B〕卷考试课程EDA技术与VHDL考试日期年月日成绩参考答卷课程号B0405010教师号任课教师姓名曾毓考生姓名学号〔8位〕年级专业一、单项选择题：〔20分〕IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。DA.瘦IPB.固IPC.胖IPD.都不是综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的根本结构相映射的网表文件；为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。大规模可编程器件主要有FPGA、CPLD两类，以下对FPGA结构与工作原理的描述中，正确的选项是__C__。FPGA全称为复杂可编程逻辑器件；FPGA是基于乘积项结构的可编程逻辑器件；基于SRAM的FPGA器件，在每次上电后必须进行一次配置；在Altera公司生产的器件中，MAX7000系列属FPGA结构。进程中的信号赋值语句，其信号更新是___C____。按顺序完成；比变量更快完成；在进程的最后完成；都不对。VHDL语言是一种结构化设计语言；一个设计实体〔电路模块〕包括实体与结构体两局部，结构体描述___________。B器件外部特性；器件的内部功能；器件的综合约束；器件外部特性与内部功能。不完整的IF语句，其综合结果可实现________。A A.时序逻辑电路 B.组合逻辑电路 C.双向电路 D.三态控制电路子系统设计优化，主要考虑提高资源利用率减少功耗〔即面积优化〕，以及提高运行速度〔即速度优化〕；指出以下哪些方法是面积优化_________。B ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤存放器配平 ⑥关键路径法A.①③⑤ B.②③④C.②⑤⑥ D.①④⑥以下标识符中，__________是不合法的标识符。BA.State0 B.9moon C.Not_Ack_0 D.signall关于VHDL中的数字，请找出以下数字中最大的一个：__________。A2#1111_1110#8#276#10#170#16#E#E110．以下EDA软件中，哪一个不具有逻辑综合功能：________。BMax+PlusIIModelSimQuartusIISynplify第1页共5页二、EDA名词解释，写出以下缩写的中文〔或者英文〕含义：〔14分〕LPM 参数可定制宏模块库RTL 存放器传输级UART 串口〔通用异步收发器〕ISP 在系统编程IEEE 电子电气工程师协会ASIC 专用集成电路LAB 逻辑阵列块三、VHDL程序填空：〔10分〕LIBRARYIEEE; --8位分频器程序设计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSEISPORT(CLK :INSTD_LOGIC;D :INSTD_LOGIC_VECTOR(7DOWNTO0);FOUT :OUTSTD_LOGIC);END;ARCHITECTUREoneOFPULSEISSIGNALFULL:STD_LOGIC;BEGIN P_REG:PROCESS(CLK) VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0); BEGIN IFCLK’EVENTANDCLK=‘1’ IFCNT8="11111111"THEN CNT8:=D;--当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL<='1';--同时使溢出标志信号FULL输出为高电平 ELSECNT8:=CNT8+1;--否那么继续作加1计数 FULL<='0';--且输出溢出标志信号FULL为低电平 ENDIF; ENDIF; ENDPROCESSP_REG; P_DIV:PROCESS(FULL) VARIABLECNT2:STD_LOGIC; BEGIN IFFULL'EVENTANDFULL='1'THEN CNT2<=NOTCNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反 IFCNT2='1'THENFOUT<='1'; ELSE FOUT<='0'; ENDIF; ENDIF;ENDPROCESSP_DIV;END;四、VHDL程序改错：〔10分〕01 LIBRARYIEEE;02 USEIEEE.STD_LOGIC_1164.ALL;03 USEIEEE.STD_LOGIC_UNSIGNED.ALL;04 ENTITYLED7CNTIS05 PORT(CLR :INSTD_LOGIC;06 CLK:INSTD_LOGIC;07 LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));08 ENDLED7CNT;09 ARCHITECTUREoneOFLED7CNTIS10 SIGNALTMP:STD_LOGIC_VECTOR(3DOWNTO0);11 BEGIN12 CNT:PROCESS(CLR,CLK)13 BEGIN14 IFCLR='1'THEN15 TMP<=0;16 ELSEIFCLK'EVENTANDCLK='1'THEN17 TMP<=TMP+1;18 ENDIF;19 ENDPROCESS;20 OUTLED:PROCESS(TMP)21 BEGIN22 CASETMPIS23 WHEN"0000"=>LED7S<="0111111";24 WHEN"0001"=>LED7S<="0000110";25 WHEN"0010"=>LED7S<="1011011";26 WHEN"0011"=>LED7S<="1001111";27 WHEN"0100"=>LED7S<="1100110";28 WHEN"0101"=>LED7S<="1101101";29 WHEN"0110"=>LED7S<="1111101";30 WHEN"0111"=>LED7S<="0000111";31 WHEN"1000"=>LED7S<="1111111";32 WHEN"1001"=>LED7S<="1101111";33 WHENOTHERS=>LED7S<=(OTHERS=>'0');34 ENDCASE;35 ENDPROCESS;36 ENDone;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII10.2上编译时报出的第一条错误为：Error:Line15:File***/led7cnt.vhd:Typeerror:typeinwaveformelementmustbe“std_logic_vector”第15行，错误：整数0不能直接赋值给TMP矢量改正：TMP<=(OTHERS=>‘0’);第16行，错误：ELSEIF缺少一条对应的ENDIF语句改正：将ELSEIF改为关键字ELSIF第2页共5页五、VHDL程序设计：〔16分〕设计一数据选择器MUX,其系统模块图和功能表如以下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。(a)用if语句。(b)用case语句。(c)用whenelse语句。Libraryieee;Useieee.std_logic_1164.all;Entitymymuxis Port( sel:instd_logic_vector(1downto0); --选择信号输入 Ain,Bin:instd_logic_vector(1downto0); --数据输入 Cout:outstd_logic_vector(1downto0));Endmymux;ArchitectureoneofmymuxisBegin Process(sel,ain,bin) Begin Ifsel=“00” Elsifsel=“01” Elsifsel=“10” Elsecout<=notbin; Endif; Endprocess;Endone;ArchitecturetwoofmymuxisBegin Process(sel,ain,bin) Begin Caseselis when“00” when“01” when“10” whenothers=>cout<=notbin; Endcase; Endprocess;Endtwo;ArchitecturethreeofmymuxisBegin Cout<=ainandbinwhensel=“00” Ainxorbinwhensel=“01” Notainwhensel=“10”Endthree;六、根据原理图写出相应的VHDL程序：〔10分〕Libraryieee;Useieee.std_logic_1164.all;Entitymyciris Port(A,B,clk:instd_logic; Qout:outstd_logic);Endmycir;Architecturebehaveofmyciris Signalta,tb,tc;Begin tc<=tanandtb; Process(clk) Begin Ifclk’eventandclk=‘1’ Ta<=A; Tb<=B; Endif; Endprocess; Process(clk,tc) Begin Ifclk=‘1’ Qout<=c; Endif; Endprocess;Endbehave;第3页共5页七、综合题：〔20分〕根据如下所示状态图及其状态机结构图，答复以下问题1.试判断该状态机类型，并说明理由。改状态机可以为mealy型状态机，当输入ina变化时可影响输出outa立即变化2.请问如何消除状态机输出信号毛刺？试列出至少两种方法，并说明理由。方法1，添加辅助进程对输出数据进行锁存方法2，将双进程状态机改写为单进程状态机，其输出也是锁存过了，故能消除毛刺方法3，使用状态位直接输出型状态机编码方式，其输出直接由当前状态输出，也没有毛刺3.试由b、c两图中任选一图写出其完整的VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYEX7IS PORT( CLK,RESET :INSTD_LOGIC; INA :INSTD_LOGIC_VECTOR(2DOWNTO0); OUTA :OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDEX7;--MOORE型状态机ARCHITECTUREONEOFEX7IS TYPE SIGNALC_ST:STATE;BEGIN PROCESS(CLK,RESET,INA) BEGIN IFRESET='1'THENC_ST<=S0;OUTA<=(OTHERS=>'0'); ELSIFRISING_EDGE(CLK)THEN CASEC_STIS WHENS0=> IFINA="101"THENOUTA<="0010"; ELSIFINA="111"THENOUTA<="1100"; ENDIF; C_ST<=S1; WHENS1=> IFINA="000"THENC_ST<=S1; ELSIFINA="110"THENC_ST<=S2; ENDIF; OUTA<="1001"; WHENS2=> IFINA="100"THENC_ST<=S2; ELSIFINA="011"THENC_ST<=S1; ELSEC_ST<=S3;ENDIF; OUTA<="1111"; WHENS3=> IFINA="101"THENOUTA<="1101"; ELSIFINA="011"THENOUTA<="1110"; ENDIF; C_ST<=S3; WHENOTHERS=>C_ST<=S0; OUTA<=(OTHERS=>'0'); ENDCASE; ENDIF; ENDPROCESS;ENDONE;--MEALY型状态机ARCHITECTURETWOOFEX7IS TYPE SIGNALC_ST,N_ST:STATE;BEGINREG:PROCESS(CLK,RESET) BEGIN IFRESET='1'THENC_ST<=S0; ELSIFCLK'EVENTANDCLK='1'THEN C_ST<=N_ST;ENDIF; ENDPROCESS;COM:PROCESS(C_ST,INA) BEGIN CASEC_STIS WHENS0=> N_ST<=S1; IFINA="101"THENOUTA<="0010"; ELSIFINA="111"THENOUTA<="1100"; ELSEOUTA<="0000";ENDIF; WHENS1=> OUTA<="1001"; IFINA="000"THENN_ST<=S1; ELSIFINA="110"THENN_ST<=S2; ELSEN_ST<=S1;ENDIF; WHENS2=> OUTA<="1111"; IFINA="100"THENN_ST<=S2; ELSIFINA="011"THENN_ST<=S1; ELSEN_ST<=S3;ENDIF; WHENS3=> IFINA="101"THENOUTA<="1101"; ELSIFINA="011"THENOUTA<="1110"; ELSEOUTA<="0000";ENDIF; N_ST<=S3; WHENOTHERS=>N_ST<=S0; OUTA<=(OTHERS=>'0'); ENDCASE; ENDPROCESS;ENDTWO;第4页共5页4.一个简单的波形发生器的数字局部系统框图如以下图所示：图中DOWNCNT、MYROM都是在MAX+PlusII中使用MegaWizard调用的LPM模块，其VHDL描述中Entity局部分别如下：ENTITYDOWNCNTIS P