梁志旺外文翻译

外文翻译基于DDS/SOPC的谐波信号发生器的设计ZhiqiangZhang，FengDong〔信工0901梁志旺200941089〕天津市过程测量和控制重点实验室电气工程与自动化学院天津大学天津300072摘要：这篇文章设计了一个频率,相位和谐波比例可调的谐波信号发生器。设计的谐波信号发生器是基于直接数字频率合成(DDS)技术和一个可编程芯片的系统(SOPC)。,介绍了DDS经典的结构和一种压缩芯片设计。然后,DDS核心与压缩使用第二代的硬件描述语言(VHDL)来描述。作为一种提供的是AteraInc处理器.,柔软的核心和NoisII是基于嵌入式FPGA芯片的。使用NoisII和其他模块,系统设计是在一个单一的FPGA芯上的。可扩展性改进了很多，如集成性能,这边文章讨论了DDS的原那么尤其是优化结构的DDS核心和SOPC设计单FPGA。关键词:DDS,SOPC、谐波信号发生器、噪音引言随着频率合成理论和高速大规模集成电路的开展,作为一类重要仪器的信号发生器,在通信、检测、导航等领域有着广泛的应用。特别是在高压电力系统的检测领域,常常需要模拟电网谐波的标准信号源对检测设备的性能进行校验,例如高压电力线路的相位检测,避雷器的性能检测,用户电能表的校准等。1971年3月美国学者J.Tierncy,和B.Gold首次提出了直接数字频率合成DDS(directdigitalsynthesis)技术。这是一种从相位概念出发直接合成所需要波形的新的全数字频率合成技术。同传统的频率合成技术相比,DDS技术具有极高的频纸。率分辨率、极快的变频速度,变频相位连续、相位噪声低,易于功能扩展和全数字化便于集成,容易实现对输出信号的多种调制等优点,满足了现代电子系统的许多要求,因此得到了迅速的开展。SOC(systemonchip)是20世纪90年代提出的概念,它是将多个功能模块集成在一块硅片上,提高了芯片的集成度并减少了外设芯片的数量和相互之间在PCB上的连接,同时系统性能和功能都有很大的提高。随着FPGA(fieldprogrammablegaterray)芯片工艺的不断开展,设计人员在FPGA上嵌入软核处理器成为可能,Altera和Xilinx公司相继提出了SOPC(systemonaprogrammablechip)的解决方案,它是指在FPGA内部嵌入包括CPU在内的各种IP来组成一个完整的系统,在单片FPGA内部实现一个完整系统的功能。本文基于DDS/SOPC技术设计了一种谐波信号发生器,该系统把DDS模块和微处理器控制局部集成到单片FPGA芯片内部,在一个芯片里实现了一个系统的功能,因此可以大大减少处理器外围扩展路数目,提高系统集成度,降低外围电路布局走线的复杂度,提高系统的抗干扰能力。由于FPGA的可编程性,所以系统的扩展和升级也更加容易。DDS原理直接数字频率合成是一种在直接合成波形阶段的根底上新的频率合成技术。使用阶段和振幅、相位的波形分割之间的关系和分配给相关地址[4]。DDS技术有许多优点比方快速交换、精细频率分辨率、低相位噪声、连续相频率开关等等。DDS的原理是很容易理解的。首先,一个正弦信号进行抽样一个周期期结果的应满足香农采样定理。假设我们把一个周期的正弦信号进行抽样成2n个点，然后把每个点放到一个相应大小的一个存储地址中。我们确定上述问题的顺序。这个在ROM中数据存储在是最先的。换向思考,将采样频率看作波形数据的输出频率,那么被恢复波形的频率:从而改变步进量M可以改变输出信号的频率,改变起始位置可以改变输出波形的初相位。这样ROM的地址不断累加,便可以输出周期性的波形幅度数据,再经过数模转换器和低通滤波器,从而产生周期性的连续谐波信号。将单频连续信号进行一个周期采样,采样频率要满足采样定理(即至少是单频连续信号频率的2倍)。假设采样点为2N个,这样可以将波形数据存储在地址线位数为N的ROM中,如图1所示。DDS技术的实质是以基准频率源(系统时钟)对相位进行等间隔的采样。由图2可见,DDS由相位累加器和波形存储器(ROM查询表)构成的数控振荡器NCO(numericallycontrolledoscillators)、数模转换器DAC以及低通滤波器LPF几局部组成。在每一个时钟周期,N位相位累加器与其反应值进行累加,其结果的高L位作为ROM查询表的地址,然后从ROM查询表中读出相应的幅度值M送到DAC。再由DAC将其转换成为阶梯模拟波形,最后由具有内插作用的LPF将其平滑为连续的正弦波形作为输出。因此通过改变频率控制字N可以改变输出频率[1]。本系统的总体设计是实现一个频率、初相、谐波比例可调的多路(至少两路)谐波信号发生器,信号由基波和3、5次谐波组成。频率分辨率到达1Hz,输出基波频率范围在0～100Hz;两路之间的相位差为0°～360°任意可调,相位分辨率为1°;谐波比例范围为0～33%,比例分辨率为1%。设计框图如图3所示。系统总体设计框图片上系统设计DDS模块参数的选择是本设计的关键,它决定了信号发生器的最终性能。其中DDS的时钟和工作频率范围是两个相关参数。由取样定理可知,所产生的信号频率不能超过时钟频率的一半,但在实际运用中,为了保证信号的输出质量,输出频率不要高于时钟频率的40%,以防止出现混叠,本系统取时钟频率为9192Hz。当时钟频率确定后,DDS的频率分辨率取决于相位累加器的字长N,N越大,那么频率分辨率越高。取N=13,那么频率分辨率满足1Hz的需求,而且最大输出频率约3677Hz。3.1时钟模块设计本设计中FPGA的外部供给时钟频率为50MHz,但是无论对软核还是DDS模块而言,时钟的稳定性都是很关键的。为此,采用EP2C5Q208C8内部自带的PLL(锁相环)来稳定时钟。锁相环的左边为总时仪器仪表装置钟的输入端口,右边输出三路:第一路是锁相稳定后供给软核的时钟(nios_clk);第二路是经过二倍频,再经过72°滞后相移供给外接SDRAM的时钟(sd_clk);第三路是经过二倍频,再经过12207分频模块后供给信号发生模块的9192Hz的工作时钟〔dds_clk),结构如图4时钟模块结构图所示。时钟模块结构3.2频率和初相控制模块频率和初相控制模块由13位累加器acc和13位加法器phase_adder级联而成,对8位频率控制字FREQ[7⋯0]进行累加运算,是典型的反应电路。在使能端EN为高电平时,同时在每个系统时钟CLK上升沿的控制下,13位累加器将频率控制字FREQ[8⋯0]与其输出的数据相加,把相加后的结果再送至加法器。加法器将累加器输出的数据再和13位的初相控制字相加,最终加法器将相加结果addr12...0]作为查询ROM表取样数据的地址值输出。频率和初相控制模块如图5所示：3.3压缩ROM模块压缩ROM模块如图6所示。ROM压缩的实现取决于两个求补器,即相位求补器convertor和数据求补器data_convertor。频率和初相控制模块的13位累加器的高两位分别作相位求补和数据求补的触发信号。当高两位为00时,相位在0～π/2区间,不用相位求补,直接将相位地址送至ROM,ROM输出的数据也不用求补,送数模转换。当高两位为01时,相位在π/2～π区间,需要进行相位求补,再送至ROM的地址输入,但数据输出后不用求补直接送数模转换。当高两位为10时,相位在π～3π/2区间,不用进行相位求补,直接将相位累加器输出的相位地址送ROM的地址输入,但ROM输出数据需要进行求补再输送到数模转换。高两位为11时,相位在3π/2～2π区间,需将相位累加器输出的相位地址进行相位求补,再送至ROM的地址输入,同时还要将ROM输出的数据进行求补,送数模转换[2]频率和相位控制模块及压缩ROM模块级联可以组成正弦信号的发生模块,如图7所示前仿真波形和后仿真波形(ModelSim仿真)如图8所示。3.4谐波比例合成模块谐波比例合成模块是由乘法器、合成器、除法器和选择器组成,如图9所示。输入端分别为:除数demon(固定值100)、一路基波幅度值first_first_data、一路基波比例first_first_pro、一路3次谐波幅度值first_third_data、一路3次谐波比例first_third_pro、一路5次谐波幅度值first_fifth_data、一路5次谐波比例first_fifth_pro。输出端为一路合成数据:dds_first_data。这里要做必要说明,因为方波可以认为是初相相同,比例为其次数倒数的奇次谐波叠加而成,又因为每次谐波的比例均在0～1/m(m为谐波次数)变化,因此最终输出数据不会超出8位。FPGA中进行浮点运算是很麻烦的事情,所以只能先用乘法器乘整数值,然后再用除法器实现比例运算,为了节省资源,将基波、3次谐波和5次谐波的幅度值相加后,再除以100。这样可以节省两个除法器的资源。然后再用选择器件选择商,而舍掉余数。模块中的乘法器和除法器借助Altera提供的IP工具进行参数设置,并生成元件调用。然后编译例化成元件模块进行调用,供给信号发生模块做工作频率。3.5软核控制模块FPGA在外围硬件集成化的优点相当突出,但是在控制方面略显缺乏。可喜的是Altera提供了Nios软核来弥补这方面的缺乏。利用SOPCBuilder可以根据自己的需要设置软核控制单元[3,4]。4片外局部硬件设计及硬件调试4.1数模转换模块从FPGA的first_data和second_data端口输出的谐波波形数据还只是一个数字信号,要得到最后的输出信号必须经过数模转换器。因此在FPGA之后要设计一个D/A转换电路。本设计使用的是8位数模转换器DAC0832芯片。CycloneⅡ芯片EP2C5Q208C8与DAC0832接口电路设计如图10所示。FPGA的first_data和second_data向DAC0832的数据输入口(DI0～DI7)输送数据。0832的控制端口控制DAC工作在直通方式,8位数字量一旦到达DI7～DI0输入端,就立即加到8位D/A转换器,被转换成模拟量。转换时间大约是1μs,由于信号发生模块的时钟频率为9192Hz,所以满足转换时间的要求。IOUT1、IOUT2、RFB与运算放大器LM324完成电流/电压的转换。4.2低通滤波模块从DAC直接输出的波形中含有丰富的高次谐波,导致波形产生非线性失真。所以在本系统中DAC后面必须接入一级低通滤波器来滤除高次谐波,从而保存信号的基波和3、5次谐波。RC低通滤波器由一个电阻和一个电容构成[5],截止频率为ω=1/RC基波频率在50Hz左右变化,因此五次谐波大约是250Hz。设截止频率为250Hz,选0.1μF电容,得R=6369Ω。实际中选用0.1μF和7k的电阻组成低通滤波器进行滤波。4.3硬件调试硬件调试完成后,对系统的整体功能进行了测试。图12为50Hz相位差为180°的两路正弦波。图13为50Hz相位差为120°的两路正弦波。图14为基波比例100%,3次谐波比例25%,5次谐波10%的波形。测试结果说明,可调参数谐波信号发生器的总体设计指标根本得到实现.5结语利用SOPC技术,将整个DDS模块和微处理模块集成到一片FPGA内部,利用可编程逻辑的灵活性和NIOS的强大处理能力,方便地实现了两路谐波信号源的设计。系统设计完成后,根据所测数据,其频率、相位、谐波比例的调节和稳定精度等各项指标均到达设计要求。由于FPGA的可编程特性,可以在不改变任何外围电路的情况下对系统进行软硬件升级,大大延长系统的寿命周期,这一点也是相对于其它DDS解决方案的优势。由于SOPC技术的这些相信它必将在今后的电子系统设计中得到广泛的应用。参考文献[1]J.Tierney,C.M.Rader,andB.Gold,Adigitalfrequencysynthesizer,IEEETrans.AudioandElectroacoustics,Vol.Au-19,No.1,48-57,1971.[2]Nios3.0CPU,Ver.2.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