低功耗袁军140225详解

重庆邮电大学—光电工程学院

低功耗CMOS集成电路设计

袁军：yuanjun@12Outline课程基本情况

低功耗概述低功耗-发展需求CMOSIC功耗定义低功耗设计技术综述总结3课程基本情况

题目低功耗CMOS集成电路设计CMOS主流工艺LP（LowPower）功能、吞吐率（频率）面积、功耗现代LP设计追求的目标不以牺牲性能为代价来实现LP4为什么要学这门课？从事高端CMOS

IC设计的需要目前研发的CMOSIC95％都必须进行LP设计低端（低速、小规模）IC可以不考虑LP设计为什么高端IC都要考虑LP设计？便携产品普及用于便携产品的IC均要求LP设计用于非便携产品的IC很多也需要LP设计降低日常能耗成本封装、制冷会增加产品成本，降低竞争力过热会导致IC可靠性急剧下降，电子系统极不稳定高速、高度集成的IC均必须进行LP设计5授课目标对CMOSIC中的功耗源有深刻理解对常用LP技术有感性认识为今后从事LP电路与系统设计，奠定理论基础了解目前LP设计的常用EDA工具6先修课CMOSIC设计CMOS工艺CMOS器件MOS管、二极管CMOS数字集成电路设计逻辑门锁存器（Latch）、触发器（flip-flop）ALU、乘法器、DSP、CPUMemory等CMOS模拟集成电路设计7如何学好这门课？有较好的数字IC设计基础方便理解LP设计的一些实例每一项LP设计技术，都尽量结合实例来讲必要时会补充，以利于理解LP理解LP技术的实质，抓根本各种LP设计技术属于研究结论各种LP技术相对分散，且往往彼此无关，但都与功耗源有关8参考书ChristianPiguet,陈力颖译，《低功耗CMOS电路设计-逻辑设计与CAD》，科学出版社《LowPowerMethodologyManualForSystem-on-ChipDesign》片上系统设计的低功耗方法手册《低压低功耗CMOS/BiCMOS超大规模集成电路》其他专著LowPowerdesignindeepsubmicronelectronicsWolfgangNebel,etc,KluwerAcademicPublishersAdvancedlow-powerdigitalcircuittechniquesMuhammadS.Elrabaa,etc,KluwerAcademicPublishersLow-voltage/Low-powerintegratedcircuitsandsystems:low-voltagemixed-signalcircuitsEdgarSanchezSinencio,etcLowPowerDigitalCMOSDesign,A.P.CharldraitasaIL,etc,KluwerAcademicPublishersIEEE数据库等LP相关文献9成绩评定成绩考核方式——平时成绩+考试平时成绩（30%）：作业+出勤率出勤率：<80%取消考试资格。作业：平时作业或者大作业期末考试（70%）最终成绩=30%（20+10）+70%10低功耗-发展需求

11IC发展历程与功耗晶体管替代电子管（1948）由W—102mW量级更主要的：晶体管可集成IC替代晶体管（1958）由102mW—mW初期为BJTICCMOS替代Bipolar1963发明，集成度高，70－80‘s兴起由mW—W；为目前主流IC工艺12LP问题凸现80‘s未提出CMOS功耗问题3

，10MHz，CMOS静态功耗趋于090’s进入SM、DSM时代特征尺寸下降，芯片面积增大，集成度提高特征尺寸下降导致器件密度增加：105晶体管/mm2速度增加：

5GHz，数字运算－充放电过程－功耗功耗问题出现90年的初1993PentiumI，预计功耗7W，实测17W，使设计师大吃一惊提出功耗问题功耗如此之大计算如此不准要研究功耗源、如何LP、自动LP工具要研究如何精确估算功耗并开发估算工具13功耗增长情况Intel微处理器：80386仅1W，P4功耗达82W，Prescott功耗100W。2009年，Intel的CEOPatGelsinger预测：2010年Intel制造的微处理器集成10亿个晶体管，主频30GHz，其功率密度将与核电站的相当。14功耗增长的速度和趋势过去：主关注：速度、面积次关注：功耗现在：功耗、速度、面积同等地位15功耗和功耗密度的增长情况Power/powerdensitygrowthinASICs/ICs16功耗/功耗密度为何在持续增长？特征尺寸不断减小，集成度一直提高单位面积上可以制造更多MOS管晶体管密度每18个月加倍工作频率一直提高MOS管的固有频率增大，以更高的速度工作标准单元的门级数量增加趋势17LP设计的必要性保持、提高便携产品的“便携”性便携产品极大普及便携电脑，移动通讯，多媒体终端，助听器，数码相机，数码摄像机等希望功能强大、体积小、重量轻、电池耐力长手机功能强大：日程安排、游戏、拍照、摄像、上互连网，重量小于4ounce，使用时间大于3小时，待机大于5天电池技术落后于IC技术的发展不进行低功耗设计的多媒体终端功耗40W左右锂离子电池：60W-hour/公斤，10小时使用需8公斤甲醇燃料电池镍-镉电池铅酸电池锂离子电池18低功耗的应用用电池提供电源的便携式系统笔记本电脑、掌上电脑、语言翻译器、音乐播放器等微处理器功耗，I/O设备功耗，如硬盘、LCD等移动通信产品移动电话、无线通信、PDA、传呼机等高性能工作站和计算机的处理器其他应用WLAN、计算器、助听器等19电池技术发展速度落后于IC技术晶体管密度每1.5年加倍；电池容量每5年加倍20LP设计的必要性降低产品成本，提高产品竞争力如不进行低功耗设计，500MHzCPU功耗高达300W热梯度（温度梯度）会产生机械应力日常能耗成本快速散热要求导致封装和制冷成本提高1-2W时可用便宜的塑封从塑封到陶瓷封装，封装价格增加4倍当功耗大于50W时，必须加风扇IT办公环境中的主要噪声源Intel最新的安腾处理器Itanium2的功耗达130W，需要昂贵的封装，热沉和制冷设备21LP设计的必要性Intel最新的安腾处理器Itanium2的功耗达130W，需要昂贵的封装，热沉和制冷设备22成本与功耗/功耗密度的关系2004年市面上销售的SocketA/370的散热器成本vs功耗密度23LP设计的必要性降低失效率，提高可靠性硬失效&软失效焦耳热效应，高温加剧硅失效；每增加100C，失效率加倍温度升高，还导致热载流子、电迁移等问题2005年，每5个IC设计中就有1个因与功耗相关的问题而导致设计失败增大研发成本，影响上市时间24LP设计的必要性降低失效率、提高可靠性——软失效IC工作频率在提高，充放电的平均电流增大，电流浪涌导致电源网络的电压波动电源线上动态的IR压降使电路延迟不确定，导致功能失常LP能提高IC的最大工作速度功耗大，温度高，载流子速度饱和，IC速度无法再提升温度高，连线电阻变大，线延时增大LP有利于保护地球环境人类生存的地球环境越来越严峻低碳生活是必然选择LPIC本身功耗低，排热少，对环境影响小，享受优惠政策减少风扇噪音、减少室内空调等电力消耗25必须进行LP设计便携可靠低价环保LP设计LP到什么程度？越低越好？？为LP而牺牲其他指标有个底线；越过这条底线，就不再是一个成功的产品26不同系统LP的程度不同微功耗电池供电便携产品LP是首要设计考虑人体植入器件，电子手表，掌上电脑延长每次充电后电池寿命，降低整机重量、体积高性能便携电脑在保证一定性能的前提下，降低功耗高性能非电池供电系统在保持高性能的前提在降低功耗工作站，台式机等用LP来降低整机成本，包括散热、封装、日常能耗等费用用LP来得到长期的可靠性Google服务器：一台服务器三年能耗成本高于其本身购买价对LP要求的程度决定了功耗在设计中的地位也决定了为了LP，速度、面积、成本可以牺牲多少因此，在设计一个LP的IC之前，需要先明确LP的地位27低功耗概述

近年来，随着IC工作频率、集成度、复杂度的不断提高，IC的功耗快速增加，以Intel处理器为例，处理器的最大功耗每4年增加1倍。正如Intel所称：功耗问题是决定摩尔定律能否继续适用的唯一因素。28CMOSIC功耗定义

29功耗的定义功耗PowerDissipation（powerconsumption）电源的电能转化为热能的量CMOS器件的功耗来源静态功耗，StaticPowerDissipation/漏电流短路功耗，Short-CircuitPowerDissipation动态功耗，DynamicPowerDissipation在数字CMOS电路中，功耗是由三部分构成的PTotal=Pdynamic+Pshort+Pleakage30静态功耗静态功耗StaticPowerDissipationCMOS在静态时，P、N管只有一个导通。由于没有Vdd到GND的直流通路，所以CMOS静态功耗应当等于零。静态功耗产生于逻辑门输出稳定状态静态功耗与频率无关CMOS器件的静态功耗一般是非常低的31静态功耗漏电流LeakageCurrent但在实际当中，由于扩散区和衬底形成的PN结上存在反向漏电流，产生电路的静态功耗。静态功耗为漏电流由亚阈值晶体管操作引起，并与器件工艺相关大量的静态漏电流说明设计存在严重问题32短路功耗短路功耗Short-CircuitPowerDissipation开关过程中，电流从电源(VDD)流向地(GND)产生的功耗。CMOS电路在“0”和“1”的转换过程中，P、N管会同时导通，产生一个由Vdd到VSS窄脉冲电流，由此引起功耗。在输入波形为非理想波形时，反相器处于输入波形上升沿和下降沿的瞬间，负载管和驱动管会同时导通而引起功耗33动态功耗动态功耗DynamicPowerDissipation动态功耗产生于逻辑门开关过程中动态功耗是与频率相关的动态功耗是CMOS器件功耗的主要来源动态功耗约占CMOS电路总功耗的90%α节点开关活动性；C节点开关电容；VDD电源电压；f频率34动态功耗的影响因素电源电压如果可能的话，降低电源电压是最有效和最简单的降低功耗的方法节点开关活动性可以通过统计估计或仿真确定减少无用的跳变数量节点开关电容可通过统计模型估计或从实际版图中测量缩短互连线长度、使用面积更小的器件35动态功耗的影响因素频率降低频率是低功耗设计中的一个主要问题时钟是频率参数的主要影响因素总线互连信号等也会增加节点开关活动频率36CMOS电路的功耗来源通常情况下静态功耗占总功耗的1%以下，可以忽略不计，但如果整个系统长时间处于休眠状态，这部分功耗需要进行考虑。短路功耗在整个CMOS电路的功耗中只占很小的一部分，对于转换时间非常短的电路，Pshort所占的比例可以很小，但对于一些转换速度较慢的电路Pshort可以占到30%左右，平均大约在10%左右。一般情况下，动态功耗Pdynamic占整个功耗的比例大约为70%~90%。有些文献将CMOS电路的功耗简单的分为两类：静态功耗和动态功耗。37影响功耗的因素从动态功耗的表达式可看出，在不影响电路性能，即不降低工作频率的前提下，功耗主要取决于3个因素：工作电压负载电容开关活动性因此功耗优化主要从减小K、CL和Vdd三方面着手。值得注意的是功耗优化是一个整体，单单考虑某一方面是不够的。

Pdynamic=KCLVdd2f38影响功耗的因素电源电压的选择：降低电源电压将使功耗下降。

但是对于一定的工艺水平（具有确定的阈值电压），降低电源电压将使电路性能下降，当电源电压降低到接近P和N管的阈值电压之和时，延迟时间急剧增大。在较大的电压下，电路速度几乎与电源电压无关。为提高速度，希望在保证器件可靠性的前提下采用尽可能高的电压，为降低功耗，又希望选择尽可能低的电压。

要解决这个矛盾，可以在一个芯片内采用多种电压，对影响速度的关键电路选择较高的电压，对大部分非关键电路则选择用减低的电压。39影响功耗的因素负载电容：在CMOS电路中电容主要由两方面构成：器件栅电容和节电电容，它们和器件工艺有关。连线电容。改进电路结构，减少所需MOS管数目是减小负载电容、降低功耗的重要途径。采用动态CMOS电路可简化电路。采用互补传输晶体管逻辑（CPL），不仅可以简化电路，还可提高速度。随着工艺的发展，布线电容已经超过器件电容为了减小电容，在工艺方面可以选择小的器件，物理设计时减小连线长度。40影响功耗的因素开关活动性：在CMOS电路中，功耗和开关活动性息息相关。若信号活动性为0，即使负载电容很大，它也不消耗能量。开关活动性和数据频率f以及开关活动率k有关：f描述单位时间内信号到达节点的次数，而活动率k则描述到达节点时信号的翻转几率。在有些CMOS电路中，伪跳变占据了相当一部分开关活动性，由于此类信号没有任何作用，因此它造成系统功耗的白白损失。为了降低伪跳变带来的浪费，一种办法是消除伪跳变的产生，另一办法是缩短其传播长度。41低功耗设计技术综述

42低功耗设计概述功耗的提高带来了一系列的现实问题：首先，功耗增加引起IC运行温度上升会引起半导体电路的运行参数漂移，影响IC的正常工作；其次，功耗增加引起IC运行温度上升会缩短芯片寿命；对系统冷却的要求提高，不仅增加系统成本，而且限制了系统性能的进一步提高；对现在流行的移动计算，系统的低功耗设计及其IC的低功耗设计，是其生存的关键。问题43低功耗设计方法低功耗设计是一个系统的问题：必须在设计的各个层次上发展适当的技术综合应用不同的设计策略达到在降低功耗的同时维持系统性能的目的研究证明在不同设计层次上的优化工作对功耗的改善程度是不同的，即设计层次越高，改善功耗的程度越大44IC设计流程IC设计流程：45低功耗设计技术综述

低功耗设计应贯穿整个IC设计流程。在现实IC设计中，通常采用的设计方法是按不同的设计层次采用相应的功耗优化技术，包括：系统级低功耗技术；逻辑级低功耗技术；电路级低功耗技术；版图级低功耗技术；工艺级低功耗技术。设计层次46系统级低功耗技术电源缩放技术低功耗IP的选择采用并行处理以降低功耗采用流水线技术以降低功耗采用状态编码，减少翻转活动采用低功耗算法系统级时钟分配方案47电源缩放是降低功耗最直接的技术。在系统设计时，要尽量采用低电压。低电压可显著降低功耗，但会引起性能下降。为了不显著影响性能，可采用多电压设计方案，即将设计分成几个区域，每个区域可以采用不同的供电电压。系统级低功耗技术电源缩放技术48系统级低功耗技术多电压设计需要综合库的支持。综合库中，要包含同一单元在不同电压下的描述。此外，还要给出多电压设计单元。多电压设计单元是一些特殊的器件，主要包括：（1）电压转换器：用于在不同的电压域间传递信号。（2）电源隔离单元：避免单元的输入悬空。（3）保值寄存器：在不工作模式下，将寄存器的状态保留起来。电源缩放技术49系统级低功耗技术现在的SOC设计依赖于IP的集成。在选择IP时，除了考虑到性能要求，还需要考虑到功耗问题。低功耗IP的选择50系统级低功耗技术并行处理常用于数字信号处理部分。采用并行处理，可以降低系统工作频率，从而可能降低功耗。采用这种方法，需要在增加的面积与节省的功耗之间进行权衡。采用并行处理51系统级低功耗技术

流水线技术可以将一个较长的组合路径分成M级流水线，路径长度缩短为原始路径长度的1/M。这样，一个时钟周期内充/放电电容变为C/M。如果加入流水线后，时钟速度不变，则在一个时钟周期内，只需要对C/M进行充/放电，而不是原来对C进行充/放电。因此，在相同的速度要求下，可以采用较低的电源电压来驱动系统。这样，系统的整体功耗可能会降低。采用流水线技术52系统级低功耗技术

对于一些变化非常频繁的信号，可以利用数据编码来降低开关活动。例如：用格雷码比用二进制码翻转更少，功耗更低。采用状态编码53系统级低功耗技术

在算法级降低功耗是非常有价值的。在设计算法时，要分析该算法需要多少ALU操作，需要多少次存储器访问，要尽量使那些耗能多的操作最小化。采用低功耗算法54系统级低功耗技术根据应用的要求，可以将系统设置为不同的工作模式。在不同的工作模式下，可选用不同频率的时钟，并且可以将一些不需要的模块的时钟关掉。例如，可将一个系统的时钟分为四种模式：Normal、Slow、Idle、Sleep。不同模式下，时钟的分配不同。时钟分配方案可以通过软件进行控制，也可以由内部状态机来控制。该方案的实现要比多电压方案要容易许多，因此在设计中应用较为普遍。系统级时钟分配55RTL级低功耗技术1、时钟门控将控制信号直接与时钟信号进行与操作基于锁存器的时钟门控方案该方法的原理是：latch在CLK为低时透明。这样，EN1信号上的毛刺仅出现在CLK的低电平处，EN1与CLK进行与操作，可以将这部分毛刺消除掉。这样，GCLK上就没有毛刺了。时钟门控56RTL级低功耗技术2、操作数隔离原理是：如果在某一段时间内，数据通路的输出是无用的，则将它的输入置成固定值，这样数据通路部分没有翻转，功耗就会降低。操作数隔离57RTL级低功耗技术门控电源（Powergating）

门控电源有门控电源无门控电源58RTL级低功耗技术