电工与电子技术基础 第14章 双稳态触发器和时序逻辑电路

第14章双稳态触发器与

时序逻辑电路14.1双稳态触发器14.2寄存器14.3计数器数字电路组合逻辑电路时序逻辑电路由逻辑门组成由触发器组成输出信号随着输入信号消失输出信号没有消失。具有记忆功能！返回14.1双稳态触发器双稳态触发器的输出状态为0或1；输出状态不仅和现时的输入有关，还与原来的输出状态有关；双稳态触发器具有记忆功能。目前常用的有R-S触发器、D型触发器、J－K触发器等。双稳态触发器的内部由逻辑门组成；返回14.1.1R-S触发器

1.基本R-S触发器反馈线两个输入端两个输出端，状态相反。负脉冲低电平使触发器输出0或1。逻辑功能分析：设原状态：0101110输出仍保持：0返回设原状态：1001110输出变为：RD=0,SD=1时,不论原来状态如何，Q=0。0返回设原状态：0110011输出变为：0返回设原状态：1010011输出仍为：0RD=1,SD=0时,不论原来状态如何，Q=1。返回设原状态：011110输出仍为：100返回设原状态：101101输出仍为：011RD=1,SD=1时,Q保持原来状态不变。返回设原状态：01001输出全为1，实际工作中这是不允许出现的！因为，当RD、SD的低电平信号消失后，输出端的状态不能确定。1当RD=SD=0同时变为1时，翻转快的门输出变为0，另一个不翻转。例如，B门翻转快...11001返回真值表:1101010100不定同时变1后输出状态不能确定。置1端置0端基本R-S触发器是其它触发器组成的一部分，其作用是预置其它触发器的初始状态。返回2.可控R－S触发器由基本R－S触发器外加两个导引门和时钟脉冲控制端组成。直接置0端或置1端时钟脉冲控制端C=0时，触发器状态不变；C=1时，触发器状态由输入信号决定。时钟脉冲的控制作用：返回逻辑功能分析：设原状态：C=0时，触发器状态不变。1101由置0端加负脉冲实现。1C=1时，触发器状态由R和S决定。1010110R=0,S=1时,Q＝1。01返回设原状态：0111010110R=1,S=0时,Q＝0。1C=1时，触发器状态由R和S决定。返回设原状态：011001110R=0,S=0时,Q＝0不变。1C=1时100返回C=1时，R=0,S=0时,Q＝1不变。101001111010设原状态：1R=0,S=0时,不论原来状态如何，Q保持不变。返回设原状态：01111001R=1,S=1时,Q的状态不定。1C=1时1返回真值表:1100000111不定禁态，时钟脉冲消失后，输出状态不能确定。置1端置0端前沿触发可控R－S触发器虽然结构简单，但是组成计数器时存在空翻，因此不常用。返回14.1.2J-K触发器

主从型J－K触发器是由两个可控R－S触发器外加一个非门组成。其中F1和F2为R—S触发器。主触发器从触发器时钟脉冲反馈线返回功能分析：时钟没来之前，首先将触发器置0，即C=0时,主触发器不工作，从触发器工作，接收信息。0C=1时，主触发器工作，从触发器不工作；01001返回（1）J=1,K=00当C=1时，主触发器工作，从触发器不工作；1010001返回（1）J=1,K=00101010当C=0时，主触发器不工作，从触发器工作；接收信息。011后沿返回（2）J=1,K=10当C=1时，主触发器工作，从触发器不工作；1110001返回（2）J=1,K=10111010当C=0时，主触发器不工作，从触发器工作；接收信息。011后沿返回（2）J=1,K=11当C=1时，主触发器工作，从触发器不工作；1110110返回（2）J=1,K=111110110当C=0时，主触发器不工作，从触发器工作；接收信息。010由上分析可见：当J=1，K=1时，在时钟脉冲的后沿来到时，触发器翻转，原来是0就翻成1，原来是1就翻成0。返回真值表真值表和逻辑符号逻辑符号应用：组成分频器、寄存器和计数器。触发器后沿翻转返回CKJ【例14.1】已知J－K触发器的输入波形如图所示，试画出的波形。返回【例14.2】已知J－K触发器如图所示，试画出在时钟脉冲的作用下，输出端Q的波形。解J-K触发器接成计数状态，组成2分频器。返回14.1.3D触发器

为了解决空翻问题，由六个与非门组成维持阻塞型D触发器，逻辑电路如图所示。&e&f&c&d&a&bDC逻辑符号触发器前沿翻转一个输入端返回其翻转过程请自行分析。真值表D触发器的输出状态随着输入状态变化。返回CD【例14.3】画出D触发器的输出波形。返回【例14.4】画出D触发器的输出波形。解(74LS73)J-K触发器的管脚图(74LS74)D触发器的管脚图返回14.2寄存器寄存器：数码寄存器和移位寄存器。寄存器的组成：触发器及其附加逻辑门。寄存数码的位数：n个触发器可以寄存n位数码。寄存数码的输入方式：并行输入与串行输入。寄存数码的输出方式：并行输出与串行输出。返回返回14.2.1数码寄存器

【例14.5】四位数码寄存器分析：送入寄存数码1

0

1

1清零0000寄存数码0

1

0

01

0

1

1取出数码1

0

1

1返回14.2.2移位寄存器

移位：来一个时钟脉冲，寄存器就寄存一位数码，所存的数码在时钟脉冲的作用下，向左或向右移动。根据移位的方向，分成左移寄存器、右移寄存器和双向移位寄存器。寄存数码的输入、输出方式：1.串行输入、串行输出；2.串行输入、并行输出；3.并行输入、串行输出；4.并行输入、并行输出；【例14.6】四位左移寄存器数码左移一位清零左移控制端为高电平0

0

0

01C=1,送最高位1100001

0

0

0C=2,送次高位111111返回左移控制端左移：在移位脉冲作用下，寄存器中的数码依次由高位向低位移动一位，称为左移。反之，称为右移。数码左移二位寄存数码：1101工作原理分析：C=3,送次低位00

0

0

01100001

0

0

011111数码左移三位0101011C=4,送最低位1110111011数码左移四位经4个移位脉冲，数码1101存入寄存器中。若要串行取出1101，需经4个时钟脉冲，从最低位触发器的输出端取出。返回左移控制端74LS173四位寄存器：并入、并出工作方式。14.2.3集成寄存器简介

送数控制端，低电平有效。取数控制端，低电平有效。清零端，高电平有效。寄存指令，高电平有效。返回返回清零寄存数码过程：送数控制端置00接入时钟脉冲加入寄存数码

10

101010数码被寄存取数控制端置00取出1010

10

10

10

10返回14.3计数器计数器：累计输入脉冲的个数。可以进行加法计数、减法计数及可逆计数。工作方式：二进制计数器；计数器种类：N进制计数器。十进制计数器；同步和异步。返回14.3.1二进制加法计数器

异步：时钟脉冲只加在最低位触发器的时钟脉冲端，相邻高位触发器的时钟脉冲由相邻低位触发器的输出信号提供。因此各个触发器输出状态转换的时间不同，故被称为异步。【例14.7】三位二进制异步加法计数器。1.异步二进制加法计数器。返回分析步骤:1.写出输入端的逻辑表达式J2=K2=1J1=K1=1J0=K0=1返回

C0000111120103011451016711182.列状态表111111111111111111111111111111111111111111111111111100001011000返回

C000011201030114510167111800001011000计数器输出波形：返回同步：时钟脉冲同时加在各个触发器的时钟脉冲端，因此各触发器输出状态转换的时间相同，故被称为同步。【例14.8】三位同步二进制加法计数器。2.同步二进制加法计数器。返回分析步骤:1.写出输入端的逻辑表达式J2=K2=Q1Q0J1=K1=Q0J0=K0=1返回

C000000001111

00001111201000001130111111114100000011510100

1111611000

0011711111

111180002.列状态表返回14.3.2N进制计数器

N进制计数器：【例14.9】N进制计数器。返回【例14.9】分析N进制计数器的逻辑功能。1.输入端的表达式2.状态表0123经过三个脉冲，计数器的状态就循环一次，其功能是三进制计数器3.功能返回【例14.10】分析N进制计数器的逻辑功能。1.输入端的表达式异步计数器返回2.状态表

C0000110110011101210011013011111410011111111111015000103.功能经过三个脉冲，计数器的状态就循环一次，其功能是五进制计数器返回14.3.3集成计数器

1.CT4090(74LS90)

集成计数器

74LS90

内部含有两个独立的计数电路，一个是二进制计数器(C0为时钟，Q0为输出端)，另一个是五进制计数器(C1为时钟，Q3Q2Q1为输出端)。内部逻辑电路CT4090(74LS90)

计数器是2－5－10进制计数器。返回置9端，高电平有效。置0端，高电平有效。返回【例14.11】分析N进制计数器的逻辑功能。置0端、置9端接地，计数器处于计数状态。N1计数器接成十进制，从Q3Q2Q1Q0输出；每来一个时钟脉冲，计数器翻转一次。

N2计数器接成二进制，从Q02输出，每来十个时钟脉冲，计数器翻转一次。

返回20进制计数器的波形：返回2.CT4093(74LS93)

集成计数器

74LS93内部含有两个独立的计数电路，一个是二进制计数器(C0为时钟，Q0为输出端)，另一个是八进制计数器(C1为时钟，Q3Q2Q1为输出端)。返回CT4093(74LS93)

计数器是2－8－16进制计数器。返回置0端，高电平有效。返回【例14.12】分析N进制计数器的逻辑功能。置0端接地，计数器处于计数状态。N1计数器接成十六进制，从Q3Q2Q1Q0输出；每来一个时钟脉冲，计数器翻转一次。

N2计数器接成二进制，从Q02输出，每来十六个时钟脉冲，计数器翻转一次。

返回返回3.用反馈归零法组成其他进制计数器。为了增加集成计数器的进制种类，可以采用反馈归零法得到二到十六进制之间的多种进制计数器。返回反馈归零法：将计数器的任意输出端和清零端连接在一起，当输出端为高电平时，清零端立刻清零，强迫计数器回零。【例14.13】分析N进制计数器的逻辑功能。解这是2-5-10进制计数器，置9端接地，计数器处于计数状态。置0端接到端，第6个时钟脉冲来到时，计数器清零，故为六进制计数器。Q2Q1返回过渡状态毛刺六进制计数器返回【例14.14】分析N进制计数器的逻辑功能。解这是2-8-16进制计数器。置0端接到端，第12个时钟脉冲来到时，计数器清零，故为12进