数字电子技术基础第三版第三章答案样本

第三章组合逻辑电路第一节重点与难点一、重点：1.组合电路基本概念组合电路信号特点、电路构造特点以及逻辑功能特点。2.组合电路分析与设计组合电路分析是依照已知逻辑图阐明电路实现逻辑功能。组合电路设计是依照给定设计规定及选用器件进行设计，画出逻辑图。如果选用小规模集成电路SSI，设计办法比较规范且容易理解，用SSI设计是读者应掌握最基本设计办法。由于设计电路由门电路构成，因此使用门数量较多，集成度低。若用中规模集成电路MSI进行设计，没有固定规则，办法较灵活。无论是用SSI或MSI设计电路，核心是将实际设计规定转换为一种逻辑问题，即将文字描述规定变成一种逻辑函数表达式。3.惯用中规模集成电路应用惯用中规模集成电路有加法器、比较器、编码器、译码器、数据选取器和数据分派器等，重要是理解外部引脚功能，能在电路设计时灵活应用。4.竞争冒险现象竞争冒险现象产生因素、判断与否存在竞争冒险现象以及如何消除。二、难点：1.组合电路设计无论是用SSI还是用MSI设计电路，一方面遇到是如何将设计规定转换为逻辑问题，得到明确真值表，这一步既是重点又是难点。总结解决这一难点办法如下：（1）分析设计问题因果关系，分别拟定输入变量、输出变量个数及其名称。（2）定义逻辑变量0、1信号含义。无论输入变量、输出变量均有两个状态0、1，这两个状态代表含义由设计者自己定义。（3）再依照设计问题因果关系以及变量定义，列出真值表。2.惯用组合电路模块灵活应用同样设计规定，用MSI设计完毕后，所得逻辑电路不但与所选芯片关于，并且还与设计者对芯片理解及灵活应用能力关于。读者可在下面例题和习题中体会。3.硬件描述语言VHDL应用VHDL应用非常灵活，同一种电路问题可以有不同描述办法，初学者可以先仔细阅读已有程序实例，再自行设计。三、考核题型与考核重点1.概念与简答题型1为填空、判断和选取；题型2为论述基本概念与特点。建议分派分数为3～6分。2.综合分析与设计题型1为依照已知电路分析逻辑功能；题型2为依照给定逻辑问题，设计出满足规定逻辑电路。建议分派分数为6～12分。第二节思考题题解题3.1简述组合逻辑电路分析环节和设计环节。答：组合逻辑电路分析是用逻辑函数来描述已知电路，找出输入、输出间关系，从而判断电路功能。组合逻辑电路分析有如下几种环节：一方面依照逻辑电路图写出逻辑函数表达式，然后运用代数法或图解法化简函数，列出真值表，最后依照真值表判断电路逻辑功能。组合逻辑电路设计是依照实际逻辑问题，求出实现相应逻辑功能最简朴或者最合理数字电路过程。逻辑电路设计环节如下：一方面分析设计规定，建立真值表，选取所用门类型，将逻辑表达式化为最简形式，或者变换为最合理表达式，最后画出逻辑图。题3.2组合逻辑电路如思考题3.2图（a）所示。（1）写出函数F表达示。（2）将函数F化为最简与或式，并用与非门实现之。（3）若改用或非门实现，试写出相应表达式。AAC思考题3.2图&≥1F&AB&&&CDBDAC（a）&FABD&&&BCD（b）F≥1CA≥1≥1≥1ABADBC（c）≥1DC≥1解：（1）依照题图3.3（a）已知电路，写出函数F表达式如下：F=（2）将函数F化简为最简与或表达式，并用与非门实现。F=依照与非表达式画出用与非门实现电路如思考题3.2图（b）所示。（3）若改用或非门实现，一方面写出相应表达式。画出卡诺图，得到与或式，从而求出F与或非式，变换得到或非-或非式。F==函数F或非门电路如思考题3.2图（c）所示。题3.3什么叫竞争-冒险现象？当门电路两个输入端同步向相反逻辑状态转换（即一种从0变成1，另一种从1变成0）时，输出与否一定有干扰脉冲产生？答：竞争指是一种门电路各种输入信号同步跳变，或者一种信号通过不同途径传到同一种门电路输入端导致信号到达时间不同现象。冒险指是由于竞争也许在电路输出端产生毛刺现象。当门电路两个输入端同步向相反逻辑状态转换时，输出不一定有干扰脉冲产生。3.4简述VHDL重要长处。答：VHDL覆盖面广，描述能力强，是一种多层次硬件描述语言，VHDL已成为IEEE承认一种工业原则，是一种通用硬件描述语言。VHDL有良好可读性，可以被计算机接受，也容易被读者理解，VHDL源文献既是程序又是技术人员之间互换信息文献，也可作为合同签约者之间文献；VHDL生命周期长，由于VHDL硬件描述与工艺无关；VHDL支持大规模设计分解和已有设计再运用。题3.5一种VHDL设计与否必要有一种构造体？构造体目是什么？一种设计可以有各种构造体吗？答：VHDL设计中必要有构造体。构造体描述实体硬件互连关系、数据传播和变换以及动态行为。一种实体可以相应各种构造体，每个构造体可以代表该硬件某方面特性。例如用一种构造体表达某硬件行为特性，用另一构造体表达该硬件构造特性。题3.6端口模式IN和INOUT有什么不同？答：端口模式表达电路数据流向。端口模式IN表达只能向端口写入数据，而端口模式INOUT表达既可以向端口写入数据，又可以从端口读出数据。题3.7编码器逻辑功能是什么？优先编码器与普通编码器有何区别？答：编码器可以将一组互相独立信号进行编码，形成一组互有关联信号，以达到减少信号个数、增强信号表达能力目。普通编码器只容许一种信号为有效，而优先编码器容许同步有各种信号有效，但只辨认优先级最高信号。题3.8要区别24个不同信号，或者说给24个输入信号编码，需要几位二进制代码？电路有多少个输出？如果区别64个信号有将如何？答：若要区别24个不同信号，至少要用5位二进制代码，因而电路有5个输出。若区别64个信号至少用6位二进制代码，因而电路有6个输出。题3.9什么叫译码器？有哪些惯用译码器？各有何特点？答：将具备特定含义不同二进制代码辨别出来，翻译成为相应输出信号电路就是译码器。惯用译码器有变量译码器和数字显示译码器。对于译码器每一组输入编码，在若干个输出中仅有一种输出端为有效电平，别的输出皆处在无效电平，此类译码器称为变量译码器。惯用有2-4线译码器、3-8线译码器、4-10线8421BCD译码器等。在数字电路中，需要将数字量代码通过译码，送到数字显示屏显示。能把数字量翻译成数字显示屏能辨认译码器称为数字显示译码器，惯用有七段显示译码器。题3.10数据选取器和数据分派器各具备什么功能？若想将一组并行输入数据转换成串行输出，应采用哪种电路？答：数据选取器依照控制信号不同，在各种输入信号中选取其中一种信号输出。数据分派器则通过控制信号将一种输入信号分派给各种输出信号中一种。若要将并行信号变成串行信号应采用数据选取器。题3.11一种有使能端译码器能否用作数据分派器？如何接线可以使一种八路输出数据分派器连接成一种3线-8线译码器？答：带使能端译码器能用作数据分派器。以74138译码器芯片为例，将其连接成数据分派器如思考题3.11图（a）所示。思考题3.11图思考题3.11图&DX01276543210ENA0A1A2Y0Y1Y2Y3FY5Y6Y7D01234567Y4（a）1D0BIN/OCT01276543210ENA0A1A2D0D1D2D3FD5D6D7&EN01234567D4（b）1可以用八路输出数据分派器连接成3线-8线译码器，连接电路如思考题3.11图（b）所示。第三节习题题解习题3.1组合电路逻辑框图如习题3.1图（a）所示。电路规定如下：（1）当变量A1A0表达二进制数≥B1B0表达二进制数时，函数F1=1，否则为0。（2）当变量A1A0逻辑与非和变量B1B0逻辑异或相等时，函数F2为高电平，否则为0。试设计此组合电路。解：（1）依照题意拟定输入变量为A1A0B1B0，输出变量为F1F2，如习题3.1图（a）。（2）依照题目对输入、输出变量提出规定，列写真值表如习题3.1表所示。习题3.1表真值表输入输出A1A0B1B0F1F200001000000111010010110100111000010010100101110101101101011110001000101010011111101011011011100011000011110101101110011011110001（a）A（a）A1A0B1B0F1F0A1111000001000110111000001000111100B1B0F1A1111010010101101001010001000111100B1B0A0F2（b）A0A1A0&&&≥1F1A1B1=1&=1F2B1B0（c）A0B1B0A1A0B0习题3.1图卡诺图化简函数，得到最简与或式：变换F2表达式（4）由逻辑表达式画出逻辑图如习题3.1图（c）所示。习题3.2用与非门设计四变量多数表决电路。设输出为F，当输入变量A、B、C、D有3个或3个以上为1时输出为1，输入为其他状态时输出为0。解：（1）依照题意拟定输入变量为ABCD，设输出变量F。（2）依照题目对输入、输出变量提出规定，列写真值表如习题3.2表所示。习题3.2表真值表输入输出ABCDF00000000100010000110010000101001100011111000010010101001011111000110111110111111习题3.2图&习题3.2图&F&ABC&&&（b）A111000000010011100100001000111100CDB（a）ABDACDBCD卡诺图化简函数，得到最简与或式，经函数变换求与非-与非式：F=ABC+ABD+ACD+BCD=（4）由与非-与非表达式画出逻辑图如习题3.2（b）图所示。习题3.3一种组合逻辑电路有两个控制信号C1和C2，规定：（1）C1C2=00时，；（2）C1C2=01时，；（3）C1C2=10时，；（4）C1C2=11时，。试设计符合上述规定逻辑电路（器件不限）。解：题目中规定控制信号对不同功能进行选取，故选用数据选取器实现，分析设计规定，得到逻辑表达式：。4选1数据选取器逻辑表达式：。对照上述两个表达式，得出数据选取器连接方式为：A0=C1，A1=C2，，，，。依照数据选取器连接方程，得到电路如习题3.3图所示。MUX习题3.4试设计一种具备两种功能MUXSA0ASA0A1D0D1D2D30C1C2习题3.3图FMUXEN010123G—02≥1C&&=1AB变量。K=0时，输入C、B、A为二进制码，输出F3F2F1为循环码。K=1时，输入C、B、A为循环码，输出F3F2F1为二进制码。写出输出函数逻辑表达式。解：（1）依照题意定义输入变量为KCBA，输出变量F3F2F1。（2）依照题目对输入、输出变量提出规定，列写真值表如习题3.4表所示。习题3.4表真值表输入输出KCBAF3F2F10000000000100100100110011010010011001011110110101011110010000001001001101001110110101100111110111011101001111101（3）由真值表，作函数卡诺图如习题3.4图（a）所示。经卡诺图化简后，得到最简与或式：（4）由逻辑表达式画出逻辑图如习题3.4图（b）所示。（a）（a）K111001011100110000110001000111100BAF2K111010010101101001010001000111100BACF1K1110000011111111000000010BAF3CC00011110习题3.4图（b）=1=1&=1F1KACBF2F3习题3.5试设计一种5211BCD码判决电路。当输入代码D、C、B、A中有奇数个1时，电路输出F为1，否则为0。试用与非门实现该电路，写出输出函数F与非-与非表达式。解：（1）依照题意拟定输入变量为DCBA，输出变量为F。（2）依照题目对输入、输出变量提出规定，列写真值表如习题3.5表所示。习题3.5表真值表输入输出DCBAF000000001101001010100111110001100101100011011111100010×0011×0110×1010×1011×1110×（3）由真值表，作函数卡诺图如习题3.5图（a）所示。卡诺图化简函数，得到最简与或式，变换函数得到与非-与非式：（4）由与非-与非式画出逻辑图如习题3.5图（b）所示。CC（a）D11101×0×101×010×10××00010BAC00011110习题3.5图（b）&&&&FBADB&&DAC习题3.6图习题3.6图C1&&&&FD&1B1A1习题3.7习题3.7图（a）和（b）电路有无竞争冒险现象？若有，请阐明浮现冒险输入条件，并修改设计。画出无冒险逻辑图。解：（1）分析习题3.7图（a）所示电路，得到逻辑表达式为：F=，若输入信号A=B=1，则有F=，因而电路有竞争冒险。增长冗余项后逻辑表达式为：F=，修改后逻辑图如图习题3.7图（c）所示。（2）分析习题3.7图（b）所示电路，其表达式为：F=。若输入信号ACD=011，则有F=，电路有竞争冒险。若输入信号BCD=010，则有F=，电路有竞争冒险。增长冗余项后逻辑表达式为：F=，修改后逻辑图如图习题3.7图（d）所示。习题3.14试设计一种将8421BCD码转换成余3码电路。（1）用与非门实现。（2）用或非门实现。（3）用译码器74LS138实现。（4）用数据选取器74LS153实现。解：（1）用与非门实现设输入变量为A3A2A1A0，输出变量为B3B2B1B0。依照设计规定，列写真值表如习题3.14表所示。用卡诺图化简后得到与或表达式，通过方程变换得到与非-与非式，用与非门实现逻辑图略。求解过程如下：习题3.14表真值表输入输出A3A2A1A0B3B2B1B0000000110001010000100101001101100100011101011000011010010111101010001011100111001010××××1011××××1100××××1101××××1110××××1111××××（2）用或非门实现运用卡诺图包围0，求函数最简或与式，再变换为或非表达式，画出用或非门实现逻辑图略。（3）用译码器74LS138实现由于设计函数是四变量函数，依照译码器实现逻辑函数基本原理，一方面用两片74LS138扩展为4-16线译码器，低有效输出。由习题3.14表真值表列写函数最小项表达式，附加与非门，画出逻辑图如习题图3.14（a）所示。（4）用数据选取器74LS153实现74LS153是双4选1数据选取器，分析解题（1）中最简与或式，运用对照法，用一片74LS153实现函数B1和B0；再选取一片74LS153连接成8选1数据选取器，运用对照法，拟定数据选取器连接，实现函数B3；参照以上求解办法，实现函数B2。74LS153数据选取器输出：函数B1和B0逻辑式为：YY1（a）BIN/OCT01276543210ENA0A1A2Y0Y2Y3FY5Y6Y7&EN012345671A30&B0Y4(1)S1S2S3BIN/OCT01276543210ENY8Y9Y10Y11FY13Y14Y15&EN01234567Y12(2)&B1&B2&B3A0（b）D0D1D2D3FMUXEN010123G—02≥1C1A2MUXEN010123G—02A1D4D5D6D7A0习题3.14图（c）1001B0MUXEN010123G—020MUXEN010123G—02A110100A3111MUXA1A2A0EN0G02012345677B3001000MUXA1A2A0EN0G02012345677111B2B10运用对照法，令D10=1，D11=0，D12=0，D13=1，则F1=B1；令D20=1，D21=0，D22=1，D23=0，则F2=B0。74LS153连接成8选1数据选取器输出：74LS153扩展电路如图习题3.14（b）所示。变换函数B3和B2逻辑式：运用对照法，令D0=D1=D2=D3=D4=A3，D5=D6=D7=1，则F=B3。选取另一8选1数据选取器，运用对照法，令D0=D5=D6=D7=0，D1=D2=D3=D4=1，，则F=B2。用74LS153数据选取器实现电路如习题图3.14（c）所示。习题3.17分别用4选1集成电路74153和8选1集成电路74151实现下列函数。（1）；（2）；（3）；（4）。解：题目给出函数最多为4变量函数，而4选1数据选取器适于实现3变量如下逻辑函数，若需实现4变量函数，可以采用先扩展，再实现函数办法。8选1数据选取器适于实现4变量如下逻辑函数。4选1数据选取器74153函数式为：4选1数据选取器74153扩展为8选1数据选取器以及8选1数据选取器74151函数式为：（1）实现函数用4选1数据选取器74153实现设计，对照74153函数式以及设计函数式，令A1=A，A0=B，D0=D1=C，，D3=1，电路如习题图3.17（a）所示。用8选1数据选取器74151实现设计，用对照法，令A2=A，A1=B，A0=C，D1=D3=D4=D6=D7=1，D0=D2=D5=0，电路如习题图3.17（b）所示。（2）实现函数用4选1数据选取器74153实现设计，令A1=A，A0=B，，D2=D3=1，电路如习题图3.17（c）所示。SSB（b）1MUXEN010123G—020A0101MUXBACEN0G02012345677FF（a）（d）（c）A0A1D0D1D2D31CA1A2A0S10101B1MUXEN010123G—020A0111MUXBACEN0G02012345677FFA0A1D0D1D2D31CSA1A2A0S11010100D2D3习题3.17图C(A0)（f）1MUXEN0123G—02B(A1)001MUXBACEN0G02012345677FF（e）D0D11DA1A2A0S111D6D70EN0123D4D5A(A2)S1≥1DD0D6D7C(A0)（h）0MUXEN0123G—02B(A1)011MUXBACEN0G02012345677FF（g）D4D5DA1A2A0S001D2D31EN0123D0D1A(A2)S1≥1D1用8选1数据选取器74151实现设计，令A2=A，A1=B，A0=C，D0=D2=D4=D5=D6=D7=1，D1=D3=0，电路如习题图3.17（d）所示。（3）实现函数一方面将4选1数据选取器74153，扩展为8选1数据选取器，令A2=A，A1=B，A0=C，D0=D4=D6=1，D1=D2=D5=D，，D7=0，电路如习题图3.17（e）所示。用8选1数据选取器74151连接方式与习题图3.17（e）所示完全相似，A2=A，A1=B，A0=C，D0=D4=D6=1，D1=D2=D5=D，，D7=0，电路如习题图3.17（f）所示。（4）实现函数参照（3）设计过程，令A2=A，A1=B，A0=C，D0=D5=D7=1，D1=D2=D6=D，D3=D4=0，用74153和74151实现电路如习题图3.17（g）和（h）所示。习题3.18组合电路逻辑框图如习题图3.18所示。试分析输出F3F2F1F0与B3B2B1B0关系。SSA0A1A2111000SA0A1A2习题3.18图F3MUX01234567G—07F2MUXG—071B0=1F1F0EN02D0D1D2D3D4D5D6D7