FPGA应用开发智慧树知到期末考试答案2024年

FPGA应用开发智慧树知到期末考试答案2024年FPGA应用开发always语句和initial语句的关键区别是always语句是循环语句，initial只执行一次。它们不能可以互相嵌套。（）

A:对B:错答案:错根据下面的程序，画出产生的信号clk、phase_clk的波形如图所示`timescale1ns/10psmoduleclk_tb2;regclk;wirephase_clk;initialclk=0;alwaysbegin#5clk=1;#5clk=0;endassign#2phase_clk=clkendmodule（）

A:错误B:正确答案:正确supply0vdd；表示申明vdd为电源。（）

A:对B:错答案:错阻塞性赋值符号为=，一般用在组合逻辑电路设计中。（）

A:错B:对答案:对VerilogHDL中常用的的建模描述方式有结构化建模方式、数据流建模方式和行为建模描述方式。（）

A:对B:错答案:对可编程逻辑器件可以分为简单可编程逻辑器件和复杂可编程逻辑器件。（）

A:错B:对答案:对判断以下程序对错。modulemodel(a,b,d,e);inputa,b,d;outpute;rege;always@(aorb)e=d&a&b;endmodule（）

A:错B:对答案:错VerilogHDL程序中两个always过程块之间是顺序执行的，always中的语句则也是顺序执行的。（）

A:对B:错答案:错画出下面程序综合出来的电路图如图所示。always@(posedgeclk)begin

q0＜=~q2;

q1＜=q0;

q2＜=q1;end

（）

A:正确B:错误答案:正确VerilogHDL的抽象分层建模方式中系统级和算法级建模方式都属于高级建模、寄存器传输级建模方式、门级建模方式和晶体管开关级建模方式属于底层建模。（）

A:错B:对答案:错根据下面的程序，画出产生的信号clk、phase_clk的波形如图所示`timescale1ns/10psmoduleclk_tb2;regclk;wirephase_clk;initialclk=0;alwaysbegin#5clk=1;#5clk=0;endassign#2phase_clk=clkendmodule（）

A:正确B:错误答案:正确下列程序是正确的。modulehalf_adder(co,sum,a,b);inputa,b;outputco,sum;regco,sum;assign{co,sum}=a+b;endmodule（）

A:错B:对答案:错设A=4’b1010，B=4’b0011，C=1’b1，则~A=0b0101，{A,B[0],C}=0b101011。（）

A:对B:错答案:对VerilogHDL的抽象分层建模方式可划分为系统级和算法级建模方式、晶体管开关级建模方式三种。（）

A:对B:错答案:错声明一个值为128的参数cache_size，parametercache_size[7:0]=128;()

A:错B:对答案:错状态机常用状态编码有顺序编码、格雷码和独热码三种。（）

A:错B:对答案:对在VerilogHDL中，系统函数和系统任务一般以符号$开头，编译向导语句以符号#开头。()

A:对B:错答案:错always语句和initial语句的关键区别是initial块内的语句只执行一次，主要用于仿真测试，不能进行逻辑综合；always块内的语句是不断重复执行的，在仿真和逻辑综合中均可使用。不能相互嵌套。（）

A:对B:错答案:对在VerilogHDL中，用13_5.1e2表示数字135.1。（）

A:对B:错答案:错声明一个名为count的整数，integercount;（）

A:对B:错答案:对声明一个含有1024个数据的存储器MEM，每个数据位宽为8位。reg[8:1]MEM[1023:0];（）

A:错B:对答案:对画出下面程序综合出来的电路图如图所示。always@(posedgeclk)beginq0＜=~q2;q1＜=q0;q2＜=q1;end（）

A:错误B:正确答案:正确根据输入与输出的关系，可以把有限状态机分为米莉型和摩尔型。这两类有限状态机的区别是米莉型输出是输入的函数，摩尔型输出只和存储电路状态有关。（）

A:错B:对答案:对always@(posegdeclk)begincnt=n+1;q=~q;endassigny=a+b;写出下面程序中变量q，a，b的类型。（）

A:a,b,q必须为reg型。B:a,b可为reg或wire型；q为reg型。C:a,b,q为wire型。答案:a,b可为reg或wire型；q为reg型。ain=4’b1010,bin=4’b1100,则ain^bin=（）。

A:4’b1110B:4’b1001C:4’b0110D:4’b1000答案:4’b0110Alwaysbegin#5clk=0；#10clk=~clk；end产生的波形()。

A:clk=1B:占空比1/3C:clk=0D:周期为10答案:占空比1/3请写出VerilogHDL中定义仿真时间单位为1ns、仿真时间精度为100ps的语句：()。

A:`timescale100ns/1psB:`timescale1ns/100psC:timescale1ns/100psD:#timescale1ns/100ps答案:`timescale1ns/100ps以下哪个选项是FPGA与CPLD的相同点？（）

A:时序延迟均和和可预测B:多个连接单元的系统结构C:均采用SRAM工艺D:是大规模集成电路答案:是大规模集成电路输入端口可以由net/register驱动，但输入端口只能是（）类型。

A:regB:triC:integerD:net答案:net下列哪个不是VerilogHDL的关键字？（）

A:andB:moduleC:assignD:mem答案:mem基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→_______→_______→_______→编程下载→硬件测试。①功能仿真②时序仿真③逻辑综合④分配管脚下列顺序正确的是（）。

A:③④①B:③①④C:④③①D:④②③答案:③①④下列基本门元件中，（）是多输出门。

A:notB:xorC:nandD:nor答案:not下列哪个基本门级元件是表示控制信号低电平有效的三态缓冲器？（）

A:bufif0B:bufif1C:xnorD:nofif0答案:bufif0if(a)out1＜=int1;当a=()，执行out1＜=int1。

A:0B:1答案:1下列标识符中，（）是不合法的标识符。

A:signallB:9moonC:Not_Ack_0D:State0答案:signal下面哪个是可以用VerilogHDL语言进行描述，而不能用VHDL语言进行描述的级别？（）

A:晶体管开关级B:寄存器传输级C:系统级D:门级答案:晶体管开关级FSM的二段式描述风格中，二段分别描述什么？（）

A:状态转移、输出B:状态输入、输出C:状态转移、输入答案:状态转移、输出在VerilogHDL中，下列哪个语句不是分支语句？（）

A:whileB:CaseC:casexD:if-else答案:whileVerilogHDL中内置的开关级建模元件主要有（）

A:双向开关B:CMOS开关C:电源D:MOS开关答案:MOS开关###CMOS开关###电源###双向开关常用的可编程逻辑器件主要有()。

A:CPLDB:GALC:PALD:FPGA答案:FPGA###CPLD###PAL###GAL根据下面的程序，画出产生的信号a,b,c,d的波形如图所示。假设初始信号都为0。

moduletest1(a,b,c,d);

outputa,b,c,d;

rega,b,c,d;

initial

fork

#10a=1;

#15b=1;

begin

#20c=1;

#10d=1;

end

#25a=0;

join

endmodule

（）

A:对B:错答案:AI参考:答案：B：错\n\n解释：根据给定的程序，产生的信号a、b、c、d的波形图应该如下所示：\n\n\n```\na:0->0->0\nb:0->1->0\nc:0->0->1\nd:0->0->0->1\n```\n但题目给出的图像中，a、b、c的波形在结束时没有回到初始值，这是不符合逻辑的。因此，这个程序生成的信号波形是错误的。所以，答案为B：错。'下面说法错误的是（）。

A:多条阻塞赋值语句是顺序执行的，而多条非阻塞语句是并行执行的。B:只有当变量声明为线网型变量后，才能使用连续赋值语句进行赋值。C:无论是使用阻塞赋值还是非阻塞赋值，都可以在不同的always块内为同一个变量赋值。D:不要在同一个always块内同时使用阻塞赋值和非阻塞赋值。答案: