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AMBAAXI4协议何宾2012.02本章内容AMBAAXI4协议是由Xilinx公司和ARM公司制定的用于SOC内IP互联的标准。本章详细介绍了AXI4标准。主要内容包括AXI概述、AXI4功能、AXI4-Lite功能和AXI4-Stream功能等。其中AXI4功能、AXI4-Lite功能和AXI4-Stream功能是本章的重点内容，也是构成AXI4协议的主要局部。AXI概述

Xilinx同ARM密切合作，共同为基于FPGA的高性能系统和设计定义了AXI4标准。并且在其新一代可编程门阵列芯片上采用了高级可扩展接口〔AdvancedeXtensibleInterface,AXI〕协议。AXI总线是ARM高级微控制器总线结构(AdvancedMicrocontrollerBusArchitecture,AMBA)的一局部。AXI总线的第一个版本包含在AMBA3.0〔2003年发布〕中，AXI总线的第二个版本AXI4包含在AMBA4.0〔2010年发布〕中。AXI概述最新一代的AMBA接口的目标是：〔1〕适合于高带宽和低延迟设计；〔2〕在不使用复杂的桥接方式下，允许更高频率的操作；〔3〕满足普遍情况下的元件接口要求；〔4〕适用于高初始访问延迟的存储器控制器；〔5〕为互联结构的实现提供了灵活性；〔6〕与已有的AHB和APB接口向下兼容。AXI概述AXI协议的关键特性表现在以下几个方面：〔1〕独立的地址/控制和数据阶段；〔2〕使用字节选通，支持非对齐的数据传输；〔3〕只有开始地址的猝发交易；〔4〕独立的读和写数据通道，可以使能低本钱的直接存储器访问DMA传输；〔5〕能发出多个未解决的地址；〔6〕完成无序交易；〔7〕容易添加存放器切片，满足时序收敛要求；AXI概述

--AXI协议的优势1．提供了更高的生产率，主要表达在以下几个方面：〔1〕将多种不同的接口整合到一个接口〔AXI4〕中，因此用户仅需了解单个系列的接口；〔2〕简化了不同领域IP的集成，并使自身或第三方合作伙伴IP的开发工作更简单易行；〔3〕由于AXI4IP已为实现最高性能、最大吞吐量以及最低时延进行了优化，从而使设计工作进一步获得简化；AXI概述2．提供了更大的灵活性，主要表达在以下几个方面：〔1〕支持嵌入式、DSP及逻辑版本用户；〔2〕调节互连机制，满足系统要求：性能、面积及功耗；〔3〕帮助设计者在目标市场中构建最具号召力的产品；AXI概述3．提供了广泛的IP可用性

〔1〕第三方IP和EDA厂商普遍采用开放式AXI4标准，从而使该接口获得了更广泛的应用。〔2〕基于AXI4的目标设计平台可加速嵌入式处理、DSP以及连接功能设计开发。AXI4功能AXI4协议基于猝发式传输机制。在地址通道上，每个交易有地址和控制信息，这些信息描述了需要传输的数据性质。在主设备和从设备之间所传输的数据分别使用到从设备的写数据通道和到主设备的读数据通道。在从主设备到从设备的写数据交易中，AXI有一个额外的写响应通道，从设备通过该通道向主设备发出信号表示完成写交易。AXI4功能所有的AXI4包含了5个不同的通道：〔1〕读地址通道〔Readaddresschannel,AR)；〔2〕写地址通道(Writeaddresschannel,AW)；〔3〕读数据通道(Readdatachannel,R)；(4)写数据通道(Writedatachannel,W)；(5)写响应通道(Writeresponsechannel,B)；AXI4功能每个通道由一个信号集构成，并且使用双向的VALID和READY握手信号机制。信息源使用VALID信号，表示在通道上存在可用的有效数据或者控制信息；而信息接收源使用READY信号，表示可以接收数据。读数据通道和写数据通道也包含LAST信号，该信号用来表示在一个交易发生时，最后一个传输的数据项。AXI4功能图2.1给出了AXI4使用读地址和读数据通道的读交易。图2.2给出了AXI4使用写地址和写数据通道的写交易

主接口地址和控制

读数据读数据读数据读数据从接口读地址通道读数据通道图2.1读通道结构AXI4功能写响应通道主接口地址和控制

写数据写数据写数据写数据从接口写地址通道写数据通道图2.2写通道结构写响应

AXI4全局信号

信号源描述ACLK时钟源全局时钟信号。所有的信号在全局时钟的上升沿采样。ARESETn复位源全局复位信号。该信号低有效。低功耗接口信号

信号源描述CSYSREQ时钟控制器系统低功耗请求。这个信号来自系统时钟控制器使外设进入低功耗状态CSYSACK外设低功耗请求响应信号。这个信号来自系统低功耗请求外设的响应信号CACTIVE外设时钟活动。该信号表示外设是否要求它的时钟信号。1=要求外设时钟。AXI4通道及信号

读和写交易有各自的地址通道。地址通道上给出交易所要求的地址和控制信息。AXI4读和写地址通道包括下面的机制：〔1〕可变长度的猝发操作，每次猝发操作包含1-256数据；〔2〕提供效劳质量〔QoS〕信号〔3〕支持多个区域接口；〔4〕猝发传输不能超过4k边界；〔5〕包裹、递增和非递增猝发；〔6〕使用互斥和锁的原子操作；〔7〕系统级缓存和缓冲控制；〔8〕平安和特权访问。AXI4通道及信号

--读和写地址通道〔写地址〕信号名源描述AWID[3：0]主写地址ID。这个信号用于写地址信号组的标记。AWADDR[31:0]主写地址。写地址信号给出写猝发交易的第一个传输地址。相关的控制信号线用于确定猝发中剩余传输的地址。AWLEN[7:0]主猝发长度。给出猝发中准确的传输个数。该信息给出了和地址相关的数据传输数量。AWSIZE[2:0]主猝发大小。这个信号确定猝发中每个传输的大小。字节通道选通用来说明需要更新的字节通道。AWBURST[1:0]主猝发类型。该信息与大小信息一起，表示在猝发过程中，地址如何用于每个传输。AWLOCK主锁类型。这个信号提供了关于传输原子特性的额外信息（普通或互斥访问）AWCACHE[3:0]主缓存类型。这个信号表示可缓冲、可缓存、写通过、写回和分配交易属性。AWPROT[2:0]主保护类型。这个信号表示交易的普通、特权、或安全保护级，以及交易是数据访问还是指令访问。AWVALID主写地址有效。这个信号表示写地址有效和控制信息是可用的。该信号一直保持有效，直到响应信号AWREADY为高。AWREADY从写地址准备。这个信号表示从设备准备接受地址和相关的控制信号。AWQOS[3:0]主用于每个写交易的地址通道上的4位QoS标识符（可作为优先级标志）AWREGION[3:0]主用于每个写交易的地址通道上的域标识符。AXI4通道及信号

--读和写地址通道〔读地址〕信号名源描述ARID[3：0]主读地址ID。这个信号用于读地址信号组的标记。ARADDR[31:0]主读地址。读地址信号给出读猝发交易的第一个传输地址。只提供猝发的开始地址和给出控制信号，详细描述了在猝发的剩余传输中如何计算地址。ARLEN[7:0]主猝发长度。给出猝发中准确的传输个数。该信息给出了和地址相关的数据传输数量。ARSIZE[2:0]主猝发大小。这个信号确定猝发中每个传输的大小。字节通道选通用来指示需要更新的字节通道。ARBURST[1:0]主猝发类型。该信息与大小信息一起，用于在猝发过程中，地址如何用于每个传输。ARLOCK主锁类型。这个信号提供了关于传输原子特性的额外信息（普通或互斥访问）ARCACHE[3:0]主缓存类型。这个信号提供可缓存传输属性。ARPROT[2:0]主保护类型。这个信号提供用于传输的保护单元信息。ARVALID主读地址有效。这个信号表示读地址有效和控制信息是可用的。该信号一直保持有效，直到响应信号ARREADY为高。ARREADY从读地址准备。这个信号表示从设备准备接受地址和相关的控制信号。ARQOS[3:0]主用于每个读交易的地址通道上的4位QoS标识符（可作为优先级标志）ARREGION[3:0]主用于每个读交易的地址通道上的域标识符。AXI4通道及信号

--读数据通道读数据通道传送所有来自从设备到主设备的读数据及读相应信息。表2.5给出了读数据通道信号及其信号定义。读数据通道包括：(1)数据总线宽度：8、16、32、64、128、256、512和1024位宽度；(2)读响应表示读交易完成的状态AXI4通道及信号

--读数据通道信号名源描述RID[3:0]从读ID标记。这个信号是读数据信号组标记。由从设备产生RID，RID必须和读交易中的ARID值匹配。RDATA[31:0]从读数据。读数据总线可以是8,16,32,64,128,256,512或者1024位宽度。RRESP[1:0]从读响应。这个信号表示读传输的状态。可允许的相应为OKAY,EXOKAY,SLVERR和DECERR.RLAST从读最后一个。表示读猝发中的最后一个传输。RVALID从读有效。这个信号表示所要求的读数据是可用的，能完成读传输。RREADY主读准备。这个信号表示主设备能接受读数据和响应信息。AXI4通道及信号

--写数据通道写数据通道传送所有从主设备到从设备的写数据。表2.6给出了写数据通道信号及信号定义。写数据通道包括：(1)数据总线宽度：8、16、32、64、128、256、512和1024位宽度；(2)每8位有一个字节通道选通，用来表示数据总线上的哪个字节是有效的；AXI4通道及信号

--写数据通道信号名源描述WDATA[31:0]主写数据。写数据总线可以是8,16,32,64,128,256,512或者1024位宽度。WSTRB[3:0]主写选通。用于表示更新存储器的字节通道。对于数据总线的每8位有一个写选通。WLAST主写最后一个。表示写猝发中的最后一个传输。WVALID主写有效。这个信号表示所要求的写有效的写数据和选通是可用的。WREADY从写准备。这个信号表示从设备能接受写数据。AXI4通道及信号

--写响应通道写响应通道提供了一种方法，用于从设备响应写交易。所有的写信号使用完成信号。每个响应用于一次猝发的完成，而不是用于每个交易的数据。读交易和写交易可以通过下面的交易例子进行说明：1〕读猝发交易2〕重叠猝发交易3〕写猝发交易AXI4通道及信号

--写响应通道信号名源描述BID[3:0]从响应ID.写响应识别标记。BID值必须匹配写交易的AWID值。BRESP[1:0]从写响应。这个信号表示写交易的状态。可允许的相应为OKAY,EXOKAY,SLVERR和DECERR.BVALID从写响应有效。这个信号表示所要求的有效写响应是可用的。BREADY主响应准备。这个信号表示主设备可以接受响应信息。AXI4通道及信号

--写响应通道图2.3给出了读猝发交易过程中典型信号的交互过程。图2.3读猝发交易过程中典型信号的交互过程AXI4通道及信号

--写响应通道图2.4给出了写交易过程中典型信号的交互过程。图2.4写猝发交易过程中典型信号的交互过程AXI4交易通道的握手信号关系

为了防止死锁条件，必须考虑握手信号之间存在的依赖关系。在任何交易中：(1)AXI互联中的VALID信号不依赖于交易中其它元件的READY信号；(2)READY信号能等待VALID信号确实认；AXI4交易通道的握手信号关系

--AXI4读交易的握手信号关系

图2.5给出了读交易中握手之间的依赖关系。图2.5读交易中的握手之间的依赖关系AXI4交易通道的握手信号关系

--AXI4读交易的握手信号关系在读交易中：(1)在确认ARREADY信号前，从设备能等待确认ARVALID信号；(2)在从设备通过确认RVALID信号开始返回数据前，必须等待确认所有的ARVALID和ARREADY信号；AXI4交易通道的握手信号关系

--AXI4写交易的握手信号关系图2.6给出了写交易中握手之间的依赖关系。

图2.6写交易中的握手之间的依赖关系AXI4交易通道的握手信号关系

--AXI4写交易的握手信号关系

在写交易中：(1)在确认AWVALID和WVALID信号前，主设备不需要等待从设备确认AWREADY或者WREADY信号；(2)在确认AWREADY前，从设备能等待AWVALID或WVALID信号，或者全部这两个信号；(3)在确认WREADY前，从设备能等待AWVALID或WVALID信号，或者全部这两个信号；(4)从设备在确认BVALID前，从设备必须等待确认所有的AWVALID和AWREADY信号；(5)在确认BVALID前，从设备不需要等待主设备确认BREADY信号。(6)在确认BREADY前，主设备能等待BVALID信号；AXI4猝发类型及地址计算

--AXI4猝发类型

AXI协议中定义了三种猝发类型：(1)固定猝发〔Fixedburst〕；(2)递增猝发〔Incrementingburst〕；(3)包裹猝发〔Wrappingburst〕表2.8给出了ARBURST和AWBURST信号所选择的猝发类型：AXI4猝发类型及地址计算

--AXI4猝发类型ARBURST[1:0]AWBURST[1:0]猝发类型描述访问00固定（FIXED）固定地址猝发FIFO类型01递增（INCR）递增地址猝发通常的顺序存储器10包裹（WRAP）递增地址猝发，但是在边界时，返回到低地址。高速缓存行11保留--AXI4猝发类型及地址计算

--AXI4猝发类型对于包裹式的猝发方式，有两个限制：(1)开始地址必须对齐传输大小；(2)猝发的长度必须是2，4，8或16。(3)大于16拍的猝发传输只支持INCR类型。WRAP和FIXED类型只限于小于16拍的猝发传输。AXI4猝发类型及地址计算

--AXI4猝发地址为了说明猝发交易过程中地址的计算方法，首先给出计算过程中，所需要使用的一些术语：(1)Start_Address:主设备给出的开始地址；(2)Number_Bytes:每次数据传输过程中最大的字节个数；(3)Data_Bus_Bytes:数据总线上的字节通道的个数；(4)Aligned_Address:开始地址的对齐版本；(5)Burst_Length:在一个猝发中数据传输的总个数；(6)Address_N:在一个猝发中传输N个的地址；(7)Wrap_Boundary:在一个包裹猝发方式的低地址；(8)Lower_Byte_Lane:一个传输最低寻址字节的字节通道；(9)Upper_Byte_Lane:一个传输中最高寻址字节的字节通道；(10)INT(x):x取整操作；AXI4猝发类型及地址计算

--AXI4猝发地址给上面的术语进行如下的赋值操作：(1)Start_Address=ADDR；(2)Number_Bytes=2SIZE；(3)Burst_Length=LEN+1；(4)Aligned_Address=(INT(Start_Address/Number_Byte))xNumber_Bytes；AXI4猝发类型及地址计算

--AXI4猝发地址在一个猝发中，第一个传输的地址表示为：Address_1=Start_Address；在一个猝发中，传输N个数据后的地址表示为：Address_N=Aligned_Address+〔N-1〕xNumber_Bytes；对于WARP的猝发方式，其边界由下式确定为：Wrap_Boundary=(Int(Start_Address/(Number_BytesxBurst_Length)))x(Number_BytesxBurst_Length)；如果Address_N=Wrap_Boundary+(Number_BytesxBurst_Length).那么使用这个等式：Address_N=Wrap_Address在边界后，使用这个等式： Address_N=Start_Address+((N–1)xNumber_Bytes)–(Number_BytesxBurst_Length)；AXI4猝发类型及地址计算

--AXI4猝发地址使用下面的等式确定第一个传输中使用哪个字节通道：Lower_Byte_Lane=Start_Address-(INT(Start_Address/Data_Bus_Bytes))xData_Bus_BytesUpper_Byte_Lane=Aligned_Address+(Number_Bytes–1)-(INT(Start_Address/Data_Bus_Bytes))xData_Bus_Bytes；AXI4猝发类型及地址计算

--AXI4猝发地址使用下面的等式确定在一个猝发中第一个传输后用于所有传输中使用哪个字节通道：Lower_Byte_Lane=Address_N–(INT(Address_N/Data_Bus_Bytes))xData_Bus_Bytes；Upper_Byte_Lane=Lower_Byte_Lane+Number_Bytes–1；传输数据的范围在：DATA[(8xUpper_Byte_Lane)+7:(8xLower_Byte_Lane)]；AWCACHE和ARCACHE属性AWCACHE[3:2]和ARCACHE[3:2]

AWCACHE[2]和ARCACHE[2]为读分配位。AWCACHE[3]和ARCACHE[3]为写分配位。对于读交易，写分配位表示：(1)由于一个写交易，位置能预先在高速缓存Cache中进行分配；(2)由于其它主设备的行为，位置能预先在高速缓存Cache中进行分配；(3)对于写交易，读分配位表示：(4)由于一个读交易，位置能预先在高速缓存Cache中进行分配；(5)由于其它主设备的行为，位置能预先在高速缓存Cache中进行分配；AWCACHE和ARCACHE属性AWCACHE[1]和ARCACHE[1]

AWCACHE[1]和ARCACHE[1]在AXI4中表示可修改位。该位为1时，表示交易是可修改的，否那么交易时不可修改的。1．不可修改的交易不可修改交易不能分割成多个交易或者与其它交易合并。交易不可修改时，下面的参数是不可修改的：传输地址〔AWADDR,ARADDR,AWREGION,ARREGION〕、猝发大小〔AWSIZE,ARSIZE〕、猝发长度〔AWLEN,ARLEN〕、猝发类型〔AWBURST.ARBURST〕、锁类型〔AWLOCK,ARLOCK〕、保护类型〔AWPROT，ARPROT〕。AWCACHE和ARCACHE属性AWCACHE[1]和ARCACHE[1]不可修改交易中，交易ID和QoS值是可修改的。对于猝发长度大于16的不可修改的交易，允许分割成多个交易。每个产生的交易都满足上面的要求，但减少猝发长度，所产生的猝发地址也相应的修改。AWCACHE和ARCACHE属性AWCACHE[1]和ARCACHE[1]2．可修改的交易可修改的交易可以通过下面的方法进行操作：(1)交易能分割成多个交易；(2)多个交易能合并成一个交易；(3)读交易能取出比要求多的数据；(4)写交易能访问比要求更大的地址范围，使用写选通信号来保证只更新合理的位置；(5)可以修改每个产生交易的传输地址〔AWADDR,ARADDR〕、猝发大小〔AWSIZE,ARSIZE〕、猝发长度〔AWLEN,ARLEN〕、猝发类型〔AWBURST.ARBURST〕但是不能修改锁类型〔AWLOCK,ARLOCK〕、保护类型〔AWPROT，ARPROT〕。可修改交易中，交易ID和QoS值是可修改的。AWCACHE和ARCACHE属性AWCACHE[0]和ARCACHE[0]AWCACHE[0]和ARCACHE[0]表示可缓冲，当为低，AWCACHE[0]表示写响应由终端设备发出，否那么可以有中间设备发出。ARCACHE[0]表示读数据由终端设备发出或者由写的是最终目的地发出。AXI互联结构模型

其互联结构模型包括：直通模式；只转换模式；N-1互联模式；1-N互联模式；N-M互联模式。下面对这几种互联结构模型进行介绍:AXI互联结构模型

--直通模式

如图2.7所示，当只有一个主设备和一个从设备和AXI互联时，AXI互联不执行任何转换或流水线功能，AXI互联结构退化成直接的线连接。在这种模式下，没有延迟存在，同时不消耗逻辑资源。主设备0从设备0图2.7直通模式互联AXI互联结构模型

--只转换模式如图2.8所示，当连接一个主设备和一个从设备时，AXI互联能执行不同的转换和流水线功能。这些功能主要包括：数据宽度转换；时钟速率转化；AXI4-Lite从适应；AXI-3从适应；流水线〔例如一个存放器Slice或者数据通道FIFO〕。在只转换模式下，AXI互联不包含仲裁、解码或布线逻辑，但是可能产生延迟。AXI互联结构模型

--只转换模式主设备0转换/流水从设备0图2.8转换模式互联AXI互联结构模型

--N-1互联模式如图2.9所示，AXI互联的一个普通的退化配置模式是，多个主设备访问一个从设备。典型的情况是，一个存储器控制器，很显然需要仲裁逻辑。这种情况下，AXI互联不需要地址译码逻辑〔除非需要确认地址的有效范围〕。在这个配置中，也执行数据宽度和时钟速率的转换。AXI互联结构模型

--N-1互联模式互联主设备0从设备0图2.9N-1互联模式主设备1仲裁器AXI互联结构模型

--1-N互联模式如图2.10所示，另一个AXI互联退化的结构是，一个主设备，典型的处理器，访问多个存储器映射的从外设。在这种模式下，AXI互联不执行仲裁(在地址和写数据通道)。互联主设备0从设备0图2.101-N互联模式从设备1解码/布线AXI互联结构模型

--N-M互联模式AXI互联提供了一种共享地址多数据流〔SAMD〕拓扑结构，这种结构中包含稀疏的数据交叉开关连接，单线程写和读地址仲裁。如图2.11所示，给出了一种共享写和读地址仲裁的N-M的AXI互联结构。AXI互联结构模型

--N-M互联模式

写交易仲裁器读交易仲裁器

AW

AR主设备0路由器图2.11共享写和读地址仲裁结构主设备1主设备2

AW

AR

AWAR互联路由器AWAR

从设备0从设备1从设备2AWARAWAR用户信号

通常情况下，不推荐使用用户信号，因为在AXI4协议中没有定义它们的功能，这样两个元件在不兼容行为下使用相同的用户信号，可能导致互操作性问题。下面给出每个AXI4通道的用户信号名字：AWUSER：写地址通道用户信号；ARUSER：读地址通道用户信号；WUSER：写数据通道用户信号；RUSER：读数据通道用户信号；BUSER：写响应通道用户信号；用户信号当实现用户信号时，并不要求所有通道支持用户信号。此外，不希望在一个通用的主设备和从设备元件接口支持用户信号。推荐，包含支持用户信号的互联元件允许这些信号在主设备和从设备之间进行传递。用户信号的宽度在实现时定义，在每个通道的宽度可以不同。AXI4-Lite功能

AXI4-Lite接口是AXI4接口的子集专用于和元件内的控制存放器进行通信。AXI4-Lite允许构建简单的元件接口，这个接口是较小的，对设计和验证方面的要求更少。AXI4-Lite接口的关键特性包含：所有交易的猝发长度为1；所有访问数据的大小和数据总线宽度相同；支持数据总线宽度为32位或64位〔要求64位原子访问〕；所有的访问相当于AWCACHE和ARCACHE等于b0000(非缓冲和非缓存的)；不支持互斥性操作；AXI4-Lite功能全局写地址通道写数据通道写响应通道读地址通道读数据通道ACLKAWVAILDWVALIDBVALIDARVALIDRVALIDARESETnAWREADYWREADYBREADYARREADYRREADY-AWADDRWDATABRESPARADDRRDATA-AWPROTWSTRB-ARPROTPRRESPAXI4-Lite功能支持多个未完成的交易，但是一个从设备的设计允许通过合理的使用握手信号，对这种交易进行限制。在AXI-Lite中不支持AXIIDs。这个定义规定了所有的交易必须是顺序的，所有的交易必须使用一个单独固定的ID值。从设备可选择支持AXIID信号，这样允许使用的从设备是全AXI接口，而不需要对接口进行修改。AXI4-Lite功能AXI4-Lite支持写选通。这样允许实现多个不同大小的存放器，也允许实现可以使用字节和半字访问进行写操作的存储器结构。所有的主接口和互联必须提供正确的写选通信号。所有的从设备元件可以选择是否使用写选通信号。对于提供类似存储器行为的从设备元件必须充分的支持写选通。AXI4-Lite功能表2.10给出了AXI和AXI4-Lite的互通性。只有主设备是AXI和从设备是AXI-Lite的情况需要特殊的考虑，这种情况要求反映ID，使用和地址交易相关的AXIID，然后随读数据或者写响应返回相同的ID号，这是因为主设备需要返回的ID来正确识别交易的响应。AXI4-Lite功能主设备从设备互通性AXIAXI充分AXI-LiteAXI-Lite充分AXIAXI-Lite要求反映AXIID，可能要求转换AXI-LiteAXI充分AXI4-Stream功能

AXI4-Stream协议作为一个标准的接口，这个接口用于连接希望交换数据的元件。接口用于将产生数据的一个主设备和接收数据的一个从设备连接。当很多元件和从元件连接时，也能使用这个协议。协议支持使用具有相同设置共享总线的多个数据流，允许建立一个互联结构，这个结构能够执行扩展、压缩和路由操作。AXI-Stream接口支持很多不同的流类型。流协议在传输和包之间定义了联系。表2.11给出了AXI-Stream接口的信号定义。AXI4-Stream功能信号源描述ACLK时钟源全局时钟信号。所有信号在ACLK信号上升沿采样ARESETn复位源全局复