第6章 半导体存储器

第六章半导体存储器及其接口第一节概述一、存储器的分类二、存储器的主要性能指标三、存储系统的层次结构—速度,容量,成本的统一第二节半导体存储器一、半导体存储器的分类二、半导体存储器芯片的选用原则三、随机存取存储器RAM四、只读存储器ROM第三节半导体存储器与CPU接口一.SRAM的接口特性二.SRAM与CPU的连接方法三.EPR0M的接口特性四.EPR0M与CPU的连接方法五.存储器片选控制方法六.存储器与CPU连接时应注意的问题七.16位系统中存储器与CPU连接第一节概述一、存储器的分类按在系统中的地位主存储器：存放当前运行所需信息。速度快，容量小，价格高。辅助存储器：存放当前暂不参与运行的文件、数据。容量大、价格低、速度慢。按存储介质磁存储器半导体存储器光存储器激光光盘存储器磁芯磁泡磁鼓磁带磁盘按信息存储方式内存储器外存储器随机存取存储器RAM只读存储器ROM顺序存取存储器SAM直接存取存储器DAM二、存储器的主要性能指标

1.存储容量存储器可以容纳的二进制信息量，以存储单元的总位数表示，存储单元的总位数等于存储器的地址寄存器的编址数与存储字位数的乘积。2.存取时间TA(AccessTime)：从启动一次存储器操作，到完成该操作所需时间。3.存储周期TMC（MemoryCycle)：启动两次独立的存储器操作之间所需的最小时间间隔。TMC反映了存储器的工作速度。4.可靠性用平均无故障时间MTBF来衡量5.性能/价格比三、存储系统的层次结构—速度,容量,成本的统一CPU寄存器主存储器高速缓存Cache辅助存储器大容量存储器*主存—辅存存储层次：通过软硬件结合，把主存与辅存统一成一个整体，形成主存—辅存存储结构。解决容量与成本间的矛盾。辅助软硬设备主存辅存CacheCPU主存辅助硬件*Cache—主存存储层次：在主存和CPU之间设置高速缓存，构成Cache—主存存储层次，Cache由硬件来实现，要能跟得上CPU的要求。解决速度与成本间的矛盾价格，容量，速度，访问频度第二节半导体存储器一、半导体存储器的分类半导体存储器的特点：*速度快，存取时间为ns级；*集成度高*非破坏性读出双极型（TTL）：速度快，功耗不大，集成度低单极型（MOS）：价格便宜，功耗低，集成度高半导体存储器RAMROMSRAM掩膜ROMPROMPROMEPROMEEPROMDRAMiRAM(组合RAM）片上带刷新逻辑的DRAMNVRAM（非易失性RAM）SAMFIFO（先进先出）用于队列电路和多级缓冲寄存器CCD(电荷耦合器件)以串行方式工作,存取时间与位置有关MBM(磁泡存储器）二、半导体存储器芯片的选用原则*RAM和ROM的选用

RAM的优点是读写方便，使用灵活；但断电后，信息丢失。在系统中用于存放正在执行的程序、数据，作为I/O数据缓冲存储器，堆栈以及存储系统配置和状态参数的存储器。对于ROM，存储器中内容一经写入，在工作过程中就只能读出不能重写，掉电后内容不丢失，用于存放应用程序，常数表格。掩模ROM和PROM用于大批量生产的微机产品中；EPROM用于产品研制和小批量生产；EEPROM用于对数据、参数等有掉电保护要求的数据存储器(如PC中的自检、BIOS等)；RAM则可根据微机应用系统的具体情况适当配置。微机系统中*SRAM和DRAM的选用*芯片型号的选用存取速度最好选与CPU时序相匹配的芯片；存储芯片的容量在满足存储器总容量的限度内，尽可能用集成度高，存储容量大的芯片以减轻系统负载，简化设计，缩小尺寸，减少成本，提高可靠性。SRAM状态稳定，接口简单，不需要刷新电路，用于小容量存储器系统。DRAM集成度高，功耗小，价格低，常用于微机的主存。三、随机存取存储器RAM1.静态RAM的存储单元32*32=1024存储单元I/O电路地址反相器Y译码器数据I/O口控制电路驱动器地址反相器X译码器A0A1A2A3A4片选读/写A5A6A7A8A9I/O2.单管动态RAM的存储单元放大器CQ列选择信号数据输入输出行选择信号动态RAM的基本存储单元是一个晶体管和一个电容，因而集成度高，成本低，耗电少，但它是利用电容存储电荷来保存信息的，电容通过MOS管的栅极和源极会慢慢放电而丢失信息，必须定时对电容充电，称为刷新。在读操作时，先由行地址译码，使某行选择信号为高电平，该行上的管子导通，由放大器读取电容上的电压值，再由列地址译码，使某列选通。被行列均选通的基本单元允许驱动，并读出数据，读出数据后，再对原单元进行重写。3.动态RAM的结构动态RAM是由存储体和DRAM控制器组成。DRAM控制器把CPU的的地址和控制信号转换成DRAM的工作信号。DRAM控制器逻辑框图如下：CPUDRAM地址多路器定时发生器刷新定时器仲裁电路数据缓冲器刷新地址计数器地址总线地址读/写CASRASWR把CPU的地址转换行地址和列地址，分两次送到DRAM中，实现DRAM地址的两次打入。完成对DRAM定时进行刷新64次/秒提供刷新DRAM的的地址转换行地址和列地址确定存储器请求和刷新信号的优先权提供RAS，CAS，WE信号2164A0~A7DinCASncWEVccGND2164逻辑关系图DoutRAS4.动态RAM接口特性

Intel2164是64K*1的DRAM芯片，内部有4个128*128基本存储电路矩阵。2164逻辑关系如下：A0—A7：地址线WE—读写控制线；

WE=0为写入，WE=1为读出RAS—行选通信号；CAS—列选通信号；Din—数据输入；Dout—数据输出；刷新时由一个行地址同时对4个存储矩阵的同一行（4*128=512）个单元进行刷新四、只读存储器ROM4*4位MOSROM图（字译码结构）*MOS只读存储器复合译码结构的MOSROM图*EPROMP沟道EPROM结构示意图第三节半导体存储器与CPU接口一.SRAM的接口特性

6116是2K*8位的SRAM，采用CMOS工艺制作，单一5V电源，额定功耗150mW，典型存取时间为200ns，双列直插式封装。6116引脚排列图6116A0~A10D0~D7CEOEWEVccGND6116逻辑关系图6116工作方式一.SRAM的接口特性

6264是8K*8位的SRAM，采用CMOS工艺制作，单一5V电源，额定功耗200mW，典型存取时间为200ns，双列直插式封装。6264D0~D7CEOEWEVccGND6264逻辑关系图A0~A126264工作方式6264引脚排列图62128:16K×8位(14根地址线)62256:32K×8位(15根地址线)二.SRAM与CPU的连接方法*CPU的低位地址线、数据线、电源线与SRAM同名线直接相连；*CPU高位地址线经译码后驱动SRAM的片选信号（或与M/IO组合形成片选信号）；*CPU控制线RD、WR、M/IO组合形成读写控制信号WE、OE。RAM与CPU的连接根据系统存储器设计的寻址范围要求，完成存储器芯片与CPU总线连。例：用6264二片，建立08000H～0BFFFH的16K内存区AB19181716151413121110987654321008000H0000100000000000000009FFFH000010011111111111110A000H000010100000000000000BFFFH000010111111111111116264(1)6264(2)AB的连接6264地址线13根存储器片内译码系统片选译码A0～A12D0～D76264(2)A0～A12D0～D7CEWEOE6264(1)CEWEOEABCG2AG2BG1Y0Y1Y2Y3Y4Y5Y6Y7片选译码74LS138或A0～A12D0～D7A13A14A15MEMWMEMRA16～A198088系统总线VCCIO/M三.EPROM的接口特性

2732是4K*8位的EPROM，单一5V电源，额定功耗650mW，典型存取时间为200ns，双列直插式封装。CEOE/VppVccGND2732A0~A11D0~D72732逻辑关系图2732引脚排列图三.EPR0M的接口特性

27128是16K*8位的EPROM，单一5V电源，最大存取时间为250ns，双列直插式28脚封装，引脚与2764兼容。输出缓冲I/O门存储矩阵X译码Y译码控制逻辑输出D0~D7OEPGMCE地址输入四.EPR0M与CPU的连接方法*CPU的低位地址线、数据线、电源线与EPROM同名线直接相连；*CPU高位地址线经译码后驱动片选信号（或与M/IO组合形成片选信号）；*CPU控制线RD、M/IO组合形成读写控制信号OE；*编程电源通常由开关控制。EPROM与CPU的连接方法五.存储器片选控制方法*线选法将低位地址线直接接片内地址外，将余下的高位地址线分别作为每个芯片的片选控制信号。注：每次寻址时，只能有一根片选线有效（低电平），以保证每次只选中一个芯片。线选法连接简单，无需译码电路；但地址不连续空间利用率低。空闲地址线为“0”或“1”均可，这就会出现一个存储器占用几个地址空间的情况。ROM（2）CSROM（1）CSRAM（1）CSRAM（2）CSRAM（3）CSA10~A0A11A12A13A14A1507800H07FFFH0B800H0BFFFH0D800H0DFFFH0E800H0EFFFH0F000H0F7FFH注：高位地址线可与IO/M配合形成片选信号五.存储器片选控制方法74LS138VccY0Y1Y2Y3Y4Y5Y6ABCG2AG2BG1Y7GND74LS138功能表*全译码法这种方法除了将低位地址线直接连至各芯片的地址线外，余下的高位地址线全部参与译码，译码输出作为各芯片的片选信号。该法使得存储芯片中的任一单元都有唯一的确定地址，常用的译码器为74LS138。例：试采用全译码法扩展64KB的程序存储器和16KB的数据存储器。IO/MA17ROM（1）CEOEROM（2）CEOEROM（3）CEOEROM（4）CEOERAM（1）WECEOERAM（2）WECEOEA0~A13A0~A12D0~D7&&WRRDAY0BY1CY2G1Y3G2AY4G2BY5&&A14A15A16A18A19A13地址范围计算A19A18A17A16A15A14A13A12A0000000000000000111000001000000001111000010000000010111000011000000011111000100000000100011000100100000100111G2BG2AG1CBA00000H~03FFFH04000H~07FFFH08000H~0BFFFH0C000H~0FFFFH10000H~11FFFH12000H~13FFFH⑴⑵⑵⑷⑶⑴*部分译码法：部分高位地址线参与片选译码，部分译码同样有地址重叠。IO/MA0~A13ROM（1）CEOEROM（2）CEOEROM（3）CEOEROM（4）CEOERAM（1）WECEOERAM（2）WECEOEA0~A12D0~D7WRRDAY0BY1CY2G1Y3G2AY4G2BY5&&A14A15A16A17A18A13注：控制信号IO/M控制译码器的使能端。地址范围计算A19A18A17A16A15A14A13A12A0*01000000*01000111*01001000*01001111*01010000*01010111*01011000*01011111*01100000*01100011*01100100*01100111G2BG2AG1CBA20000H~23FFFH24000H~27FFFH28000H~2BFFFH2C000H~2FFFFH30000H~31FFFH32000H~33FFFH⑴⑵⑵⑷⑶⑴ROM、RAM与CPU的连接根据系统存储器设计的寻址范围要求，完成存储器芯片与CPU总线连接。例：用27128一片，建立00000H～03FFFH的16K内存区用6264一片，建立08000H～09FFFH的8K内存区AB的连接AB19181716151413121110987654321000000H0000000000000000000003FFFH0000001111111111111108000H0000100000000000000009FFFH000010011111111111112712862646264地址线13根存储器片内译码系统片选译码27128地址线14根存储器片内译码A0～A12D0～D7CEWEOE6264A0～A13D0～D7CEPGMOE27128ABCE1E2E3Y0Y1Y2Y3Y4Y5Y6Y7片选译码74LS138A0～A13D0～D7A13A14A15MEMWMEMRA16～A198088系统总线或VCCVCC与IO/M六.存储器与CPU连接时应注意的问题*CPU总线的负载能力问题通常CPU总线的负载能力为一个TTL器件或20个MOS器件。单向总线驱动器有74LS244，367，Intel8282;双向总线驱动器有74LS245，Intel8286，8287。*CPU的时序和存储器芯片的存取速度的配合问题数据输出片选地址tRCtAtCO数据稳定T1T2T3T4CLKM/IO0=IO1=MA19/S6-A16/S3A19-A16S6-S3A15-18AD7-AD0A7-A0DATAINALERDDT/RDENtA—读取时间；tCO—片选有效到数据稳定的时间。当CPU进行存储器读操作时，要求从地址稳定在地址线上到CPU采样数据的时间大于芯片的tA，且要求RD使得CE从开始有效到CPU取走数据的时间大于芯片的tCO

，数据才能稳定的输出。否则CPU必须在T3周期后插入等待周期TW。1.问题的提出：

七、16位(8086)系统中的存储器连接

8位