阵列除法器设计

课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器的设计院（系）：计算机学院专业：计算机科学与技术班级：24010105学号：2012040101222姓名：孙洪宇指导教师：訾学博完成日期：2015年1月16日目录TOC\o"1-5"\h\z\o"CurrentDocument"第1章总体设计方案 1\o"CurrentDocument"1.1设计原理 1\o"CurrentDocument"1.2设计思路 3\o"CurrentDocument"1.3设计环境 3\o"CurrentDocument"第2章详细设计方案 5\o"CurrentDocument"2.1顶层方案图的设计与实现 5\o"CurrentDocument"2.1.1顶层方案的设整体逻辑图 5\o"CurrentDocument"2.1.2器件的选择与引脚锁定 5\o"CurrentDocument"2.1.3编译、综合、适配 7\o"CurrentDocument"2.2功能模块的设计与实现 7\o"CurrentDocument"2.2.1细胞模块的设计与实现 7\o"CurrentDocument"2.2.2除法器模块的设计与实现 9\o"CurrentDocument"2.3仿真调试 11\o"CurrentDocument"第3章编程下载与硬件测试 13\o"CurrentDocument"3.1编程下载 13\o"CurrentDocument"3.2硬件测试及结果分析 13参考文献 15\o"CurrentDocument"附录（电路原理图） 16Si图1.1可控加法Si图1.1可控加法/减法（CAS）单元逻辑结构图Bi第1章总体设计方案1.1设计原理在原码除法中，原码除法符号位是单独处理的，商符由两数符号位进行异或运算求得，商值由两数绝对值相除求得。原码除法中由于对余数的处理不同，又可分为恢复余数法和不恢复余数法（加减交替法）。本设计采用加减交替法。加减交替法的运算规则如下：（1） 当余数为正时，上商1,余数左移一位后减去除数得下一位余数。（2） 当余数为负时，上商0,余数左移一位后加上除数得下一位余数。阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等。本实验设计的是加减交替阵列除法器。本实验利用的细胞单元是一个可控加法/减法CAS单元，利用它组成的流水阵列来实现四位小数的除法。CAS单元有四个输入端、四个输出端。其中有一个控制输入端P，当P=0时，CAS作加法运算；当P=1时，CAS作减法运算。逻辑结构图如图1.1所示。BiAiBiCAS单元的输入与输出的关系可用如下逻辑方程来表示：Si=Ai㊉（Bi㊉P）㊉CiCi+l=（Ai+Ci）（Bi㊉P）+AiCi当P=0时，CAS单元就是一个全加器，如下：Si=Ai㊉B㊉iCiCi+1二AiBi+BiCi+AiCi当P=1时，则得求差公式：Si=Ai㊉B㊉iCiCi+1=AiBi+BiCi+AiCi其中有Bi=Bi㊉1在减法中，输入称为借位输入，而称为借位输出。不恢复余数法的除法即加减交替法。在不恢复余数的除法阵列中，若前一行输出的符号与被除数的符号是一致的则这一行执行加法，如果不一致则这一行执行减法。当出现不够减时，部分余数相对被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上，当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。本实验就是要求用加减交替法设计阵列除法器。如下图1.2所示的就是用加减交替法设计的阵列除法器，图中每一个方框代表一个CAS单元，除数为Y0Y1Y2Y3Y4；被除数为X0X1X2X3X4。其中X0和Y0是被除数和除数的符号位，均为零，商的符号恒为零，商为0.S1S2S3S4,余数为0.000YU1YU2YU3YU4YU5。被除数由顶部一行和最右边的对角线上的垂直输入线来提供，除数沿对角线方向进入阵列。由控制信号P来决定此行作加法还是除法，当P=0时，CAS作加法运算；当P=1时，CAS作减法运算。图1.2整体除法器内部原理图1.2设计思路在本实验中要求输入得除数和被除数数据位均为四位，并用加减交替法来设计这个阵列除法器。这个可以用CAS单元所组成的流水阵列来实现，四位数据位加上一个符号位，一个五位除五位的加减交替除法阵列由5X5个CAS单元组成，其中两个操作数均为正。流水逻辑框图如上图1.2所示1.3设计环境(1)硬件环境伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成。实验平台上有寄存器组R0-R3、运算单元、累加器等组成。COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，系统在实验时即使不借助PC机，也可实时监控数据流状态及正确与否，实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。COP2000集成调试软件COP2000集成开发环境是为COP2000实验仪与PC机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA实验等功能，该软件在Windows下运行。⑵EDA环境Xilinxfoundationf3.1设计软件Xilinxfoundationf3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。第2章详细设计方案2.1顶层方案图的设计与实现顶层方案图实现阵列除法器的逻辑功能，实验要求采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入以及输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。2・1・1顶层方案的设整体逻辑图顶层设计采用了原理图设计输入方式，图形文件是由25个CAS模块组装而成的一个完整的设计实体。可利用Xilinxfoundationf3.1ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。07-□C=P10039012445Eh-883呂9令RpppppppccccccccccooooooooooLLLLLLLLLL--=一-竺UF-U07-□C=P10039012445Eh-883呂9令RpppppppccccccccccooooooooooLLLLLLLLLL--=一-竺UF-UJyyupSOxoS1X1盟X2msX3X4VJOYOVJ1Y1VJCY2YU3Y3TJ*¥4ZXL0C=P73L0C=P93L0C=P99LOC=P107LPADLPAJAADLOC=P10SL0C=P147L0C=P152L0C=P17SL0C=P184L0C=P135图2.1阵列除法器的顶层设2.1.2器件的选择与引脚锁定器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为XilinxXCV200可编程逻辑芯片。引脚锁定把顶层图形文件中的所有输入、输出信号对应到XilinxXCV200芯片指定的

引脚上去，实现芯片的引脚锁定，各信号及XilinxXCV200芯片引脚对应关系如表2.1所示：表2・1信号和芯片引脚对应关系图形文件中的输入/输出信号XCV200芯片引脚信号PP63X0P79X1P80X2P81X3P82X4P84Y0P94Y1P95Y2P96Y3P97Y4P100SOP78S1P93S2P99S3P107S4P108YU0P147YU1P152YU2P178YU3P184YU4P185

2.1.3编译、综合、适配利用Xilinxfoundationf3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。2.2功能模块的设计与实现阵列除法器的底层设计包括25个CAS模块，这个CAS模块由2个或门、4个与门和3个异或门逻辑组合而成。2.2.1细胞模块的设计与实现创建细胞模块设计原理图。细胞模块原理结构图如图2.2所示。XOR2XOR2Dwout■Opojt£>cojt图2.2细胞块逻辑框图创建元件图形符号为了能在图形编辑器中调用CAS芯片需要把它圭寸装，可利Xilinxfoundationf3・1编译器中的如下步骤实现：Tools=>SymbolWizard=>T一步。其中XIN、YIN、PIN、CIN为四个输入信号，YUOUT、YOUT、POUT、COUT为四个输出信号。用其元件图形符号如图2.3所示：

U108XINYUOUTYINYOUTPINPOUTCINCOUTYANG图2.3细胞元件图形符号功能仿真对创建的取补模块进行功能仿真，验证其功能的正确性，可用 Xilinxfoundationf3.1编译器的Simulator模块实现。仿真结果如图2.4所示：舞LogicSimulator-XilinxFoundaiionF3,li[s]-[WaveformViewer0]^FileSignalWaveformDeviceOptionsToolsViev-Windovi/Help^|Q|e］亂|韵^1|Functionaljdl*|210OnsBreak二1副忒1 ?j3Ci=|C—-|nd―J：CZ3|3n_r-L-J^FL>±L|6-lus|50ns/div111o_113I11II1500ns11111111111lus111111111111-5usi1iiii1ii2usiI111iIm2-5usSusi11111111111i11i1i3_5us4us1111111111111111111114.5us1111111111i5usi1i11i1i5-5us€11111111111111iXIN Cs+--1—-4J—iYIN 匚:m•十4--4 1—J—PIN Csi—iCIN 匚:m+--1—oYUOTJT YOTTTPOUT ooCOUT 一+-图2.4细胞模块仿真结果表2.2细胞模块真值表输入信号输出信号XINYINPINCINYUOUTYOUTPOUTCOUT111101110011001110111011

111011100010101010100011110111010001100010010001110001010000000010001000将仿真结果与细胞模块的输入、输出信号真值表相对比可知，细胞模块的仿真结果正确。2.2.2除法器模块的设计与实现（1）创建除法器模块设计原理图。除法器模块原理结构如图2.5所示:图2.5除法器原理模块框图

创建元件图形符号为了能在图形编辑器中调用YANG芯片,需要为除法器模块创建一个元件图形符号，可利Xilinxfoundationf3・1编译器中的如下步骤实现：Tools=>SymbolWizard=>T一步。其元件图形符号如图2.6所示：U107PSOX0S1X1S2X2S3X384X4YU0Y0YU1Y1YU211Y2YU3Y3YU4Y4图2.6选择器元件图形符号功能仿真对除法器模块进行功能仿真，验证其功能的正确性，可用Xilinxfoundationf3.1编译器的Simulator模块实现。仿真结果如图2.7所示：

图2.7除法器模块仿真结果图(3)功能仿真对创建的乘数补码移位寄存器模块进行功能仿真，验证其功能的正确性，可用Xilinxfoundationf3.1编译器的Simulator模块实现。仿真结果如图2.10所示：2.3仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。(1)建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如表2.3所示。

输入信号输出信号X00Y00S00YU00X11Y11S11YU10X20Y21S21YU21X31Y30S30YU31X41Y41S41YU41P1X00Y00S00YU01X11Y11S11YU11X21Y20S20YU20X31Y31S30YU30X40Y41S41YU41P1表2.3仿真信号相关参数表(2)功能仿真结果与分析仿真结果分别如图2.7所示，仿真数据结果如表2.3所示。对比图2.7和表2.3,多组功能仿真结果均正确，进而说明此电路设计的正确性。第3章编程下载与硬件测试3・1编程下载利用COP2000仿真软件的编程下载功能，将得到.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。3.2硬件测试及结果分析利用XCV200实验板进行硬件功能测试。阵列除法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。表3・1XCV200实验板信号对应关系XCV200芯片引脚信号XCV200实验板P94K07P95K06P96K05P97K04P100K03P79K17P80K16P81K15P82K14P84K13P78B7P93B6P99B5P107B4P108B3P147A7P152A6P178A5P184A4P185A3

利用表2.3中的第一组输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关KO、K1及K2控制数据输入，同时观察数码显示管和发光二极管显示结果，得到如图3.1所示的硬件测试结果。比较表2.3和图3.1的内容，可知硬件测试结果是正确的，说明电路设计完全正参考文献曹昕燕.EDA技术实验与课程设计[M]•北京：清华大学出版社，2006范延滨•微型计算机系统原理、接口与EDA设计技术[M].北京：北京邮电大学出版社，2006王爱英•计算机组成与结构（第三版）[M].北京：清华大学出版社，2006白中英•计算机组成原理（第四版）[M].北京：科学出版社，2009唐朔飞•计算机组成原理（第二版）[M].北京：高等教育出版社，2008江国强.EAD技术习题与实验[M].北京：电子工业出版社，2005王冠.VerilogHDL与数字电路设计[M].北京：机械工业出版社，2005杜建国.VerilogHDL硬件描述语言[M].北京：国防工业出版社，2004李景华.可编程程逻辑器件与EDA技术】M].北京：东北大学出版社，2001附录（电路原理图）r~OOIILLLoooLLLLLLooooooooIIIIoIIoIIoII"0"0"0"0"0"0Loop」。。p>o/p>o/p>o/p>□/p>o/p>□/p>o/p>