触发器与时序逻辑电路

第8章触发器与时序逻辑电路学习要点触发器的工作原理及逻辑功能时序逻辑电路的分析方法存放器、计数器的工作原理及构成555定时器的工作原理及其应用第8章触发器与时序逻辑电路8.1锁存器和触发器8.2时序电路的分析8.3时序电路的设计8.4常用时序逻辑部件8.5555定时器时序逻辑电路概述1、时序电路的特点时序逻辑电路任一时刻电路的输出不仅与当前的输入有关，而且与过去的输入有关。说明时序逻辑电路由组合逻辑电路和触发器〔或存贮元件〕构成。2、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程3、时序电路的分类〔1〕根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。〔2〕根据输出分类米利型〔Mealy〕：时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型〔Moore〕：时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。8.1锁存器和触发器

——两个根本性质：性质一，具有两个稳定状态：“1〞态和“0〞。性质二，在外部信号作用下，可以从一个稳定状态转移到另一个稳定状态。由电平E控制的双稳态电路是锁存器；由时钟脉冲cp控制的双稳态电路是触发器。时钟脉冲cp是周期性方波。〔a〕〔b〕是锁存器，〔c〕〔d〕是触发器(a)高电平控制(b)低电平控制(c)上升沿触发(d)下降沿触发次态方程

(a)逻辑图(b)符号(c)状态表

锁存器

1.RS锁存器2.D锁存器8.1.2触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，1、根本RS触发器8.1.2.1RS触发器工作原理10010

1001100101

0101010111101

1不变1000110

0不定？01010111不变功能表根本RS触发器的特点〔1〕触发器的次态不仅与输入信号状态有关，而且与触发器原来的状态有关。〔2〕电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。〔3〕在外加触发信号有效时，电路可以触发翻转，实现置0或置1。〔4〕在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。C＝0时，触发器保持原来状态不变。C＝1时，工作情况与根本RS触发器相同。2、同步RS触发器功能表在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。主要特点波形图〔1〕时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与根本RS触发器相比，对触发器状态的转变增加了时间控制。〔2〕R、S之间有约束。不能允许出现R和S同时为1的情况，否那么会使触发器处于不确定的状态。不变不变不变不定置1置0置13．主从RS触发器cp从0→1变化，主触发器接收输入信号，从触发器静止不变；cp从1→0变化，主触发器静止不变，主触发器输出传送到从触发器。8.1.2.2D触发器1、同步D触发器C=0时触发器状态保持不变。C=1时，根据同步RS触发器的逻辑功能可知，如果D=0，那么R=1，S=0，触发器置0；如果D=1，那么R=0，S=1，触发器置1。波形图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。CP=1期间有效2、维持阻塞D触发器〔1〕D=0。当C=0时，G3、G4和G6的输出均为1，G5输出为0，触发器的状态不变。当C从0上跳为1，即C=1时，G3、G5和G6的输出不变，G4输出由1变为0，使触发器置0。〔2〕D=1。当C=0时，G3和G4的输出为1，G6的输出为0，G5的输出为1，触发器的状态不变。当C=1时，G3的输出由1变为0，使触发器置1。维持阻塞D触发器具有在时钟脉冲上升沿触发的持点，其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲来到之后Q的状态和该脉冲来到之前D的状态一样。即有：逻辑符号波形图Qn+1=D

C上升沿时刻有效8.1.2.3主从JK触发器工作原理01（1）接收输入信号的过程。C=1时，主触发器被打开，可以接收输入信号J、K，其输出状态由输入信号的状态决定。但由于C=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。01（2）输出信号过程当C下降沿到来时，即C由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在C=1期间接收的内容被存储起来。同时，由于C由0变为1，从触发器被打开，可以接收由主触发器送来的信号，其输出状态由主触发器的输出状态决定。在C=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。逻辑功能分析〔1〕J=0、K=0。设触发器的初始状态为0，此时主触发器的R1=0、S1=0，在C=1时主触发器保持0状态不变；当C从1变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。如果触发器的初始状态为1，当C从1变0时，触发器那么保持1状态不变。可见不管触发器原来的状态如何，当J=K=0时，触发器的状态均保持不变。〔2〕J=0、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=0，在C=1时主触发器保持0状态不变；当C从1变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。如果触发器的初始状态为1，那么由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，从触发器状态也翻转为0状态。可见不管触发器原来的状态如何，当J=0、K=1时，输入时钟脉冲C后，触发器的状态均为0状态。〔3〕J=1、K=0。设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，翻转为1状态。如果触发器的初始状态为1，那么由于R1=0、S1=0，在C=1时主触发器状态保持1状态不变；当C从1变0时，由于从触发器的R2=0、S2=1，从触发器状态也状态保持1状态不变。可见不管触发器原来的状态如何，当J=1、K=0时，输入时钟脉冲C后，触发器的状态均为1状态。〔4〕J=1、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，翻转为1状态。如果触发器的初始状态为1，那么由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，由于从触发器的R2=1、S2=0，从触发器状态也翻转为0状态。可见不管触发器原来的状态如何，当J=1、K=1时，输入时钟脉冲C后，触发器的状态必定与原来的状态相反。由于每来一个时钟脉冲C触发器状态翻转一次，所以这种情况下的JK触发器具有计数功能。功能表波形图8.1.2.4.T触发器

——由JK触发器转换得到J=K=T8.1.2.5触发器逻辑功能的转换在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。JK触发器→D触发器D→JK转换JK触发器→T触发器JK触发器→T＇触发器T＇触发器的逻辑功能：每来一个时钟脉冲翻转一次。D触发器→T＇触发器8.2时序电路的分析步骤是：第一步根据给出的时序电路写出有关方程a.写出输出方程判断是米里电路还是摩尔电路b.写出各触发器的鼓励方程c.鼓励代入各自触发器的次态方程，是异步时序电路要写出脉冲方程第二步作状态表、状态图以及波形图第二步说明时序电路的功能以及改进的方案例:分析下面电路，作状态表、状态图。(a)逻辑图(b)改进后的电路解：第一步列方程这是同步米里时序电路输出方程鼓励方程,次态方程第二步作状态表、状态图第三步电路功能是串行加法器，输出Z实现求和运算、次态Qn+1代表进位。例分析脉冲异步时序电路解：第一步列方程输出方程:是摩尔电路鼓励方程:J0=K0=1，J1=K1=1，J2=K2=1触发器鼓励不接任何信号相当于接“1〞次态方程:下降沿触发

·第二步作状态表、状态图，作状态表时先确

定此时的脉冲是否有效再决定次态

第三步电路功能是一个三位二进制数减1计数器，输出Z代表借位﹙时序图略﹚。8.3时序电路的设计同步时序电路的设计——一般步骤：第一步根据题目要求建立原始状态图和状态表。第二步状态化简与状态编码。第三步确定触发器类型和个数，列状态方程、输出方程以及鼓励方程。第四步对无效状态进行检验其有无自起动能力，假设无自起动能力时需要改进。第五步画逻辑图。如果设计的时序电路状态数量和状态编码均已确定，可以从第一步直接跳到第三步。自启动能力是指电路可以从无效状态回到有效状态的能力。例1建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规那么为逢七进益，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：状态方程不化简，以便使之与JK触发器的特性方程的形式一致。比较，得驱动方程：电路图5

例用JK触发器设计一个同步四位二进

制加1计数器。

解：第一步列状态图(略)和状态表第二步写出次态方程，确定鼓励形式第三步画逻辑图,图中虚线表示计数到7就清零实现模7计数器异步时序电路的设计一般步骤：第一步根据题目要求建立状态图第二步画波形图并确定时钟脉冲方程、次态方程和鼓励方程第三步画逻辑图例设计一个异步三位可逆计数器，当控制端X=0时作加1计数；当X=1时作减1计数，不考虑进位或借位。解；第一步根据题目要求建立状态图第二步分别画出加1和减1计数器的波形图，确定脉冲方程、次态方程和鼓励方程+1计数-1计数：逻辑图：8.4.1存放器在数字电路中，用来存放二进制数据或代码的电路称为存放器。存放器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的存放器，需用n个触发器来构成。按照功能的不同，可将存放器分为数码存放器和移位存放器两大类。数码存放器只能并行送入数据，需要时也只能并行输出。移位存放器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。8.4常用时序逻辑部件(a)串行输入串〔并〕行输出的右移存放器(b)串行输入串〔并〕行输出的左移存放器数码存放器无论存放器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进存放器中，即有：8.4.1.2移位存放器1、4位右移移位存放器并行输出在存数操作之前，先用RD〔负脉冲〕将各个触发器清零。当出现第1个移位脉冲时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q0，而存放器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次高位和存放器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，存放器中的4位数码同时右移4次，待存的4位数码便可存入存放器。2、4位左移移位存放器并行输出例电路如下图。设电路的初始状态为Q0Q1Q2=001，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。解根据电路的接法和右移移位存放器的逻辑功能，可列出图示电路的逻辑状态表。按照状态表即可画出Q0、Q1、Q2的波形。例电路如下图。设电路的初始状态为Q0Q1Q2=000，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。电路的状态表：电路的波形图：8.4.2计数器能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······8.4.2.1二进制计数器1、异步二进制计数器3位异步二进制加法计数器由于3个触发器都接成了T＇触发器，所以最低位触发器F0每来一个时钟脉冲的下降沿〔即C由1变0〕时翻转一次，而其他两个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。波形图F0每输入一个时钟脉冲翻转一次。F1在Q0由1变0时翻转。F2在Q1由1变0时翻转。二分频四分频八分频从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器那么由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。状态表用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图F0每输入一个时钟脉冲翻转一次。F1在Q0由1变0时翻转，F2在Q1由1变0时翻转，F3在Q2由1变0时翻转。3位异步二进制减法计数器F0每输入一个时钟脉冲翻转一次，F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。2、同步二进制计数器3个JK触发器都接成T触发器F0每输入一个时钟脉冲翻转一次F1在Q0=1时，在下一个C触发沿到来时翻转。F2在Q0=Q1=1时，在下一个C触发沿到来时翻转。8.4.2.2十进制计数器选用4个C下降沿触发的JK触发器F0、F1、F2、F3。1、同步十进制加法计数器F0：每来一个计数脉冲C翻转一次，。F2：在Q0

和Q1都为1时，再来一个计数脉冲才翻转，。F3：在Q0、Q1和Q2都为1时，再来一个计数脉冲C才翻转，但在第10个脉冲到来时Q3应由1变为0，F1：在Q0为1时，再来一个计数脉冲C才翻转，但在Q3为1时不得翻转，、。驱动方程：2、异步十进制加法计数器8.3.3N进制计数器1、由触发器构成N进制计数器由触发器组成的N进制计数器的一般分析方法是：对于同步计数器，由于计数脉冲同时接到每个触发器的时钟输入端，因而触发器的状态是否翻转只需由其驱动方程判断。而异步计数器中各触发器的触发脉冲不尽相同，所以触发器的状态是否翻转除了考虑其驱动方程外，还必须考虑其时钟输入端的触发脉冲是否出现。例：分析图示计数器为几进制计数器。列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在计数脉冲C触发下各触发器的状态。在第1个计数脉冲C触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个计数脉冲C时，计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。例：分析图示计数器为几进制计数器。列异步计数器状态表与同步计数器不同之处在于：决定触发器的状态，除了要看其J、K的值，还要看其时钟输入端是否出现触发脉冲下降沿。从状态表可以看出该计数器也是五进制计数器。2、由集成计数器构成N进制计数器4位集成同步二进制加法计数器74LS161①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按4位自然二进制码同步计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。用集成计数器构成N进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得N进制计数器。用74LS161构成十二进制计数器将状态1100反响到清零端归零将状态1011反响到清零端归零用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。十二进制计数器从状态0000开始计数，计到状态1011时，再来一个计数脉冲C，电路应该立即归零。然而用异步归零法所得到的十二进制计数器，不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，随后变为初