电子技术数字部分ch3

第三章组合逻辑电路2024/1/101概述一、组合电路的特点=F0〔I0、I1…,In-1〕=F1〔I0、I1…,In-1〕=F1〔I0、I1…,In-1〕1.逻辑功能特点电路在任何时辰的输出形状只取决于该时辰的输入形状，而与原来的形状无关。2.电路构造特点(1)输出、输入之间没有反响延迟电路(2)不包含记忆性元件(触发器)，仅由门电路构成I0I1In-1Y0Y1Ym-1组合逻辑电路2024/1/102二、组合电路逻辑功能表示方法真值表，卡诺图，逻辑表达式，时间图(波形图)三、组合电路分类1.按逻辑功能不同：加法器比较器编码器译码器数据选择器和分配器只读存储器2.按开关元件不同：CMOSTTL3.按集成度不同：SSIMSILSIVLSI2024/1/1033.1组合电路的分析方法和设计方法3.1.1组合电路的根本分析方法一、分析步骤逻辑图逻辑表达式化简真值表阐明功能分析目的：(1)确定输入变量不同取值时功能能否满足要求；(3)得到输出函数的规范与或表达式，以便用MSI、LSI实现；(4)得到其功能的逻辑描画，以便用于包括该电路的系统分析。(2)变换电路的构造方式(如：与或与非-与非)；2024/1/104二、分析举例[例]分析图中所示电路的逻辑功能表达式真值表ABCY000001010011ABCY10010111011111000000功能判别输入信号极性能否一样的电路—符合电路ABC&&≥1[解]2024/1/105[例3.1.1]分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。&&&&&&&&&&&&ABCDY[解]1.逐级写输出函数的逻辑表达式WX2024/1/106&&&&&&&&&&&&ABCDYWX2.化简2024/1/1073.列真值表ABCDABCDYY000000010010001101000101011001111000100110101011110011011110111111111111000000004.功能阐明：当输入四位代码中1的个数为奇数时输出为1，为偶数时输出为0—检奇电路。2024/1/1083.1.2组合电路的根本设计方法一、设计步骤逻辑笼统列真值表写表达式化简或变换画逻辑图逻辑笼统：1.根据因果关系确定输入、输出变量2.形状赋值—用0和1表示信号的不同形状3.根据功能要求列出真值表根据所用元器件(分立元件或集成芯片)的情况将函数式进展化简或变换。化简或变换：2024/1/109〔1〕设定变量：二、设计举例[例3.1.2]设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解]输入A、B、C，输出Y〔2〕形状赋值：A、B、C=0表示输入信号为低电平Y=0表示输入信号中多数为低电平1.逻辑笼统A、B、C=1表示输入信号为高电平Y=1表示输入信号中多数为高电平2024/1/10102.列真值表ABCY000001010011100101110111000101113.写输出表达式并化简最简与或式最简与非-与非式2024/1/10114.画逻辑图—用与门和或门实现ABYC&&≥1&—用与非门实现&2024/1/1012[例]设计一个监视交通讯号灯任务形状的逻辑电路。正常情况下，红、黄、绿灯只需一个亮，否那么视为缺点形状，发出报警信号，提示有关人员修缮。[解]1.逻辑笼统输入变量：1--亮0--灭输出变量：R〔红〕Y〔黄〕G〔绿〕Z〔有无缺点〕1--有0--无列真值表RYGZ000001010011100101110111100101112.卡诺图化简RYG0100011110111112024/1/10133.画逻辑图&1&&&11≥1RGYZ2024/1/10143.2加法器和数值比较器3.2.1加法器一、半加器和全加器1.半加器〔HalfAdder〕两个1位二进制数相加不思索低位进位。0001101100101001真值表函数式Ai+Bi=Si(和)Ci(进位)2024/1/1015逻辑图曾用符号国标符号半加器〔HalfAdder〕Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函数式2024/1/10162.全加器〔FullAdder〕两个1位二进制数相加，思索低位进位。Ai+Bi+Ci-1(低位进位)=Si(和)Ci(向高位进位)1011---A1110---B+---低位进位100101111真值表规范与或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位进位←02024/1/1017卡诺图全加器〔FullAdder〕ABC01000111101111SiABC01000111101111Ci圈“0〞最简与或式圈“1〞2024/1/1018逻辑图(a)用与门、或门和非门实现曾用符号国标符号ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥12024/1/1019(b)用与或非门和非门实现&≥1&≥1111CiSiAiBiCi-12024/1/10203.集成全加器TTL：74LS183CMOS：C661双全加器1234567141312111098C661VDD2Ai2Bi2Ci-11Ci1Si2Si1Ci-12Ci1Ai1BiVSS74LS183VCC2Ai2Bi2Ci-12Ci2SiVCC2A2B2CIn2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+12024/1/1021二、加法器〔Adder〕实现多位二进制数相加的电路1.4位串行进位加法器特点：电路简单，衔接方便速度低=4tpdtpd—1位全加器的平均传输延迟时间C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2024/1/10222.超前进位加法器作加法运算时，总进位信号由输入二进制数直接产生。…特点优点：速度快缺陷：电路比较复杂2024/1/1023超前进位电路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI…C0C1C2集成芯片CMOS：CC4008TTL：7428374LS283运用举例8421BCD码→余3码2024/1/10243.2.2数值比较器〔DigitalComparator〕一、1位数值比较器00011011010001100010真值表函数式逻辑图—用与非门和非门实现AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比较器AiBiAi&1&1&BiMiGiLi2024/1/1025二、4位数值比较器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比较输入输出A3

B3A2

B2A1

B1A0B0

LGM>

100=>

100==>

100===>100====010<

001=<

001==<

001===<001B=B3B2B1B0LGM4位数值比较器A3B3A2B2A1B1A0B02024/1/1026&&1&1&&1&1&&1&1&≥1≥1&1&1&≥1≥1MLGA2A1B3A3B2B1B0≥1A0G=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4位数值比较器M=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0L=M+G1位数值比较器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&2024/1/1027比较输入级联输入输出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>

001=>

001==>

001===>

001====001001====010010====100100<

100=<

1004位集成数值比较器的真值表级联输入：供扩展运用，普通接低位芯片的比较输出，即接低位芯片的FA<B、FA=B、FA>B。2024/1/1028扩展：级联输入集成数值比较器74LS85(TTL)两片4位数值比较器74LS85A<BA=BA>B74LS85A<BA=BA>BVCCA3B2A2A1B1A0B0B3A<BA=BA>BFA>BFA=BFA<B地12345678161514131211109748574LS851→8位数值比较器低位比较结果高位比较结果FA<BFA=BFA>BFA<BFA=BFA>BB7A7B6A6B5A5B4A4B3A3B2A2B1A1B0A0比较输出2024/1/1029CMOS芯片设置A>B只是为了电路对称，不起判别作用B7A7B6A6B5A5B4A4FA<BFA=BFA>BCC14585A<BA=BA>BB3A3B2A2B1A1B0A0FA<BFA=BFA>BCC14585A<BA=BA>B集成数值比较器CC15485(CMOS)扩展：两片4位→8位VDDA3B3FA>BFA<BB0A0B1B2A2FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585C6631低位比较结果高位比较结果12024/1/10303.3编码器和译码器3.3.1编码器〔Encoder〕编码：用文字、符号或者数字表示特定对象的过程〔用二进制代码表示不同事物〕二进制编码器二—十进制编码器分类：普通编码器优先编码器2n→n10→4或Y1I1编码器Y2YmI2In代码输出信息输入编码器框图2024/1/1031一、二进制编码器用n位二进制代码对N=2n个信号进展编码的电路3位二进制编码器(8线-3线)编码表函数式Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7输入输出I0I7是一组相互排斥的输入变量，任何时辰只能有一个端输入有效信号。输入输出000001010011100101110111Y2Y1Y0I0I1I2I3I4I5I6I73位二进制编码器I0I1I6I7Y2Y1Y0I2I4I5I32024/1/1032函数式逻辑图—用或门实现—用与非门实现Y2Y1Y0≥1≥1≥1I7I6I5I4I3I2I1I0&&&Y2Y1Y02024/1/1033优先编码：允许几个信号同时输入，但只对优先级别最高的进展编码。优先顺序：I7I0编码表输入输出

I7I6

I5I4

I3

I2I1

I0

Y2Y1

Y0

1

111

01

110

00

1

101

000

1

100

0000

1

011

00000

1

010

000000

1

001

0000000

1

000函数式2.3位二进制优先编码器2024/1/1034输入输出为原变量逻辑图输入输出为反变量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I02024/1/1035用4位二进制代码对0~9十个信号进展编码的电路1.8421BCD编码器2.8421BCD优先编码器3.集成10线-4线优先编码器〔7414774LS147〕三、几种常用编码1.二-十进制编码8421码余3码2421码5211码余3循环码右移循环码循环码〔反射码或格雷码〕ISO码ANSCII〔ASCII〕码二、二-十进制编码器2.其他二-十进制编码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y32024/1/10363.3.2译码器〔Decoder〕编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器(BinaryDecoder)输入n位二进制代码如：2线—4线译码器3线—8线译码器4线—16线译码器A0Y0A1An-1Y1Ym-1二进制译码器……输出m个信号m=2n2024/1/10371.3位二进制译码器(3线–8线)真值表函数式A0Y0A1A2Y1Y73位二进制译码器…00000001000000100000010000001000000100000010000001000000100000000000010100111001011101112024/1/10383线-8线译码器逻辑图000—输出低电平有效任务原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112024/1/10392.集成3线–8线译码器--74LS引脚陈列图功能表示图输入选通控制端芯片制止任务芯片正常任务VCC地1324567816151413121110974LSY0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LSY0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY72024/1/10403.二进制译码器的级联两片3线–8线4线-16线Y0Y7Y8Y1574LSY0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0A1A2A374LSY0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710任务制止有输出无输出1制止任务无输出有输出078152024/1/1041三片3线-8线5线-24线〔1〕〔2〕〔3〕输出工禁禁禁工禁禁禁工00011011禁禁禁全为174LS(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………12024/1/1042功能特点：输出端提供全部最小项电路特点：与门(原变量输出)与非门(反变量输出)4.二进制译码器的主要特点二、二-十进制译码器(Binary-CodedDecimalDecoder)将BCD码翻译成对应的十个输出信号集成4线–10线译码器：744274LS422024/1/1043半导体显示(LED)液晶显示(LCD)共阳极每字段是一只发光二极管三、显示译码器数码显示器aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC显示译码器共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低电平驱动0111000111110000000000100100001002024/1/1044共阴极abcdefgR+5VYaA3A2A1A0+VCC显示译码器共阴YbYcYdYeYfYg—高电平驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd2024/1/1045驱动共阴极数码管的电路—输出高电平有效YaYbYcYdYeYfYgA3A2A1A0≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥11112024/1/1046驱动共阳极数码管的电路A3A2A1A0YaYbYcYdYeYfYg—输出低电平有效&&1&&&&&&&&&&&&&&&&&111&12024/1/1047数据传输方式0110发送0110并行传送0110串行传送并-串转换：数据选择器串-并转换：数据分配器3.4数据选择器和分配器接纳0110在发送端和接纳端不需求数据并-串或串-并转换安装，但每位数据各占一条传输线，当传送数据位数增多时，本钱较高，且很难实现。2024/1/10483.4.1数据选择器(DataSelector)可以从多路数据输入中选择一路作为输出的电路一、4选1数据选择器输入数据输出数据选择控制信号A0Y4选1数据选择器D0D3D1D2A11.任务原理00011011D0D1D2D3D000D0DA1A02.真值表D101D210D311YD1D2D33.函数式2024/1/1049一、4选1数据选择器3.函数式4.逻辑图1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D32024/1/1050╳╳╳二、集成数据选择器1.8选1数据选择器7415174LS1517425174LS251引脚排列图功能示意图VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……制止使能10000D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D700101001110010111011110A2A0—地址端D7D0—数据输入端2024/1/10512.集成数据选择器的扩展两片8选1〔74151〕16选1数据选择器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0制止使能070D0D7D0D71使能制止D8D150D8D152024/1/10520四片8选1〔74151〕32选1数据选择器1/274LSSA4A3A2A1A0&Y方法1：74LS双2线-4线译码器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………1111107制止制止制止制止0001110制止制止制止使能01制止制止使能制止制止使能制止制止使能制止制止制止1011D0D7D8D15D16D23D24D311101101101112024/1/1053方法2：74LS153双4选1数据选择器〔1〕〔2〕〔3〕〔4〕输出信号00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工方法1：四片8选1〔74151〕32选1数据选择器四路8位并行数据四片8选1四路1位串行数据一片4选1一路1位串行数据〔电路略〕真值表〔运用74LS双2线-4线译码器〕2024/1/10543.4.2数据分配器(DataDemultiplexer)将1路输入数据，根据需求分别传送到m个输出端一、1路-4路数据分配器数据输入数据输出选择控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A11A1DDA01路-4路数据分配器Y0Y3Y1Y2A1真值表函数式逻辑图2024/1/1055二、集成数据分配器用3线-8线译码器可实现1路-8路数据分配器数据输出S1—数据输入〔D〕地址码数据输入(任选一路)S2—数据输入〔D〕74LSY0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY72024/1/10563.5用MSI实现组合逻辑函数3.5.1用数据选择器实现组合逻辑函数一、根本原理和步骤1.原理：选择器输出为规范与或式，含地址变量的全部最小项。例如而任何组合逻辑函数都可以表示成为最小项之和的方式，故可用数据选择器实现。4选18选12024/1/10572.步骤(1)根据n=k-1确定数据选择器的规模和型号(n—选择器地址码，k—函数的变量个数)(2)写出函数的规范与或式和选择器输出信号表达式(3)对照比较确定选择器各个输入变量的表达式(4)根据采用的数据选择器和求出的表达式画出连线图2024/1/1058二、运用举例[例3.5.1]用数据选择器实现函数[解](2)规范与或式(1)n=k-1=3-1=2可用4选1数据选择器74LS153数据选择器(3)确定输入变量和地址码的对应关系令A1=A,A0=B那么D0=0D1=D2=CD3=1方法一：公式法FABY1/274LS153D3D2D1D0A1A0ST1C(4)画连线图2024/1/1059(4)画连线图(与方法一一样)方法二：图形法按A、B顺序写出函数的规范与或式含变量C的F的卡诺图含变量Di的Y的卡诺图AB0101A1A001010CC1D0D1D2D3令A1=A,A0=B那么D0=0D1=D2=CD3=12024/1/1060[例3.5.3]用数据选择器实现函数[解](2)函数Z的规范与或式8选1(3)确定输入变量和地址码的对应关系(1)n=k-1=4-1=3假设令A2=A,A1=B,A0=C(4)画连线图那么D2=D3=D4=1D0=0用8选1数据选择器74LS151ZABC1DD1D1=DY74LS151D7D6D5D4D3D2D1D0A2A1A0S方法一：公式法2024/1/1061那么方法二：图形法ABCD00011110000111100011111001111100令A2=AA1=BA0=C2024/1/10623.5.2用二进制译码器实现组合逻辑函数一、根本原理与步骤1.根本原理：二进制译码器又叫变量译码器或最小项译码器,它的输出端提供了其输入变量的全部最小项。任何一个函数都可以写成最小项之和的方式…74LSY0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY72024/1/10632.根本步骤(1)选择集成二进制译码器(2)写函数的规范与非-与非式(3)确认变量和输入关系[例3.5.5]用集成译码器实现函数(1)三个输入变量，选3线–8线译码器74LS(2)函数的规范与非-与非式(4)画连线图[解]2024/1/1064(4)画连线图(3)确认变量和输入关系令那么74LSY0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&Z3ABC1在输出端需添加一个与非门2024/1/10653.6只读存储器〔ROM〕分类掩模ROM可编程ROM〔PROM—ProgrammableROM〕可擦除可编程ROM〔EPROM—ErasablePROM〕阐明:掩模ROMPROM消费过程中在掩模板控制下写入，内容固定，不能更改内容可由用户编好后写入，一经写入不能更改紫外光擦除〔约二非常钟〕EPROM存储数据可以更改，但改写费事，任务时只读EEPROM或E2PROM电擦除〔几十毫秒〕2024/1/10663.6.1ROM的构造和任务原理1.根本构造一、ROM的构造表示图地址输入数据输出—n位地址—b位数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12n×bROM……………………最高位最低位2024/1/10672.内部构造表示图存储单元数据输出字线位线地址译码器ROM存储容量=字线数位线数=2nb〔位〕地址输入0单元1单元i单元2n-1单元D0D1Db-1A0A1An-1W0W1WiW2n-12024/1/10683.逻辑构造表示图(1)中大规模集成电路中门电路的简化画法连上且为硬衔接，不能经过编程改动编程衔接，可以经过编程将其断开断开ABDCABDY&ABCY≥1与门或门

2024/1/1069AY=AY=AAZ=AY=AAYA1A1YA1YZ缓冲器同相输出反相输出互补输出2024/1/1070(2)逻辑构造表示图m0A0A1An-1m1mim2n-1译码器Z0(D0)……或门Z1(D1)……或门Zb-1(Db-1)……或门……2n个与门构成n位二进制译码器,输出2n个最小项。...n个输入变量b个输出函数或门阵列与门阵列2024/1/1071W0(m0)W2(m2)D0=W0+W2=m0+m2二、ROM的根本任务原理1.电路组成二极管或门二极管与门W0(m0)+VCC1A111A01VccEND3END2END1END0D3

D2

D1

D0

W0(m0)W1(m1)W2(m2)W3(m3)与门阵列(译码器)或门阵列(编码器)位线字线输出缓冲2024/1/10722.任务原理输出信号的逻辑表达式1A111A01VccEND3END2END1END0D3

D2

D1

D0

W0(m0)W1(m1)W2(m2)W3(m3)与门阵列(译码器)或门阵列(编码器)位线输出缓冲字线字线：位线：2024/1/1073输出信号的真值表000110110101A1A0D3D2D1D01010011111103.功能阐明(1)存储器(2)函数发生器地址存储数据输入变量输出函数(3)译码编码字线编码0101101001111110A1A000011011输入变量输出函数2024/1/10743.6.2ROM运用举例及容量扩展一、ROM运用举例用ROM实现以下逻辑函数[例3.6.2]Y1=m(2,3,4,5,8,9,14,15〕Y2=m(6,7,10,11,14,15〕Y3=m(0,3,6,9,12,15〕Y4=m(7,11,13,14,15〕A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1译码器编码器2