2022年山东师范大学计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)

2022年山东师范大学计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、有效容量为128KB的Cache，每块16B，8路组相联。字节地址为1234567H的单元调入该Cache，其tag应为（）。A.1234HB.2468HC.048DHD.12345H2、局部性原理是一个持久的概念，对硬件和软件系统的设计和性能都有着极大的影响。局部性通常有两种不同的形式：时间局部性和空间局部性。程序员是否编写出高速缓存友好的代码，就取决于这两方面的问题。对于下面这个函数，说法正确的是（）。intsumvec(intv[N]){inti,sum=0;for(i=0;i<N;i++)sum+=v[i]eturnsum;}A.对于变量i和sum，循环体具有良好的空间局部性B.对于变量i、sum和v[N]，循环体具有良好的空间局部性C.对于变量i和sum，循环体具有良好的时间局部性D.对于变量i、sum和v[N]，循环体具有良好的时间局部性23、在浮点机中，（）是隐藏的。A.阶码B.数符C.尾数D.基数4、4位机器内的数值代码，则它所表示的十进制真值可能为（）。I.16Ⅱ.-1Ⅲ.-8V.8A.I、V、ⅢB.IⅡ、IⅣC.Ⅱ、Ⅲ、IVD.只有V5、下列编码中，能检测出所有长度小于或等于校验位（检测位）长度的突发错的校验码是（）。A.循环冗余校验码B.海明码C.奇校验码D.偶校验码6、下列关于多总线结构的叙述中，错误的是（）。A.靠近CPU的总线速度较快B.存储器总线可支持突发传送方式C.总线之间需通过桥接器相连D.PCI-Expressx16采用并行传输方式7、按数据传送格式，总线常被划分为（）。A.并行总线与串行总线B.同步总线与异步总线C.系统总线与外总线D.存储总线与I/O总线8、冯·诺依曼型计算机的设计思想主要有（）。1.存储程序Ⅱ.二进制表示Ⅲ.微程序方式Ⅳ.局部性原理A.I，ⅢB.Ⅱ，ⅢC.IⅡ，IⅣD.I，IⅡ9、只有当程序要执行时，它才会去将源程序翻译成机器语言，而且一次只能读取、翻译并执行源程序中的一行语句，此程序称为（）。A.目标程序B.编译程序C.解释程序D.汇编程序10、在独立编址的方式下，存储单元和I/O设备是靠（）来区分的。A.不同的地址码B.不同的地址线C.不同的指令D.不同的数据线11、在DMA方式中，周期窃取是窃取总线占用权一个或者多个（）。A.存取周期B.指令周期C.CPU周期D.总线周期12、在微程序控制器中，微程序的入口微地址是通过（）得到的。A.程序计数器PCB.前条微指令C.PC+1D.指令操作码映射13、在无转发机制的五段基本流水线（取指、译码/读寄存器、运算、访存、写回寄存器）中，下列指令序列存在数据冒险的指令对是（）。I1：addR1，R2，R3；（R2）+（R3）→R1I2：addR5，R2，R4；（R2）+（R4）→R5I3：addR4，R5，R3；（R5）+（R3）→R4I4：addR5，R2，R6；（R2）+（R6）→R5A.I1和I2B.I2和I3C.I2和14D.I3和1414、某指令系统有200条指令，对操作码采用固定长度二进制编码时，最少需要用（）A.4B.8C.16D.3215、某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（）。A.24位B.26位C.28位D.32位二、填空题16、一位十进制数，用BCD码表示需______位二进制码，用ASCII码表示需______位二进制码。17、微程序设计技术是利用________方法设计________的一门技术。18、堆栈是一种特殊的数据寻址方式，它采用________原理。按结构不同，分为________堆栈和________堆栈。19、2000年，超级计算机最高浮点运算速度达到每秒_______次，我国的_______号计算机的运算速度达到3840亿次，使我国成为_______之后第三个拥有高速计算机的国家。20、指令字长度有______、______、______三种形式。21、运算器的两个主要功能是：_______，_______22、总线同步定时协议中，事件出现在总线的时刻由________信号确定，总线周期的长度是________的。23、存储_______并按_______顺序执行，这是冯·诺依曼型计算机的工作原理。24、奔腾CPU中L2级cache的内容是_______的子集，而_______内容又是L2级cache的子集。25、外围设备大体分为输入设备，输出设备，_________设备，_________设备，_________设备五大类。三、名词解释题26、反码：27、系统总线：28、现场保护：29、组相联映象：四、简答题30、指令和数据均存放在内存中，计算机如何从时间和空间上区分它们是指令还是数据。31、水平型微指令；32、何谓“总线仲裁”？一般采用何种策略进行仲裁，简要说明它们的应用环境。33、比较选择型DMA控制器与多路型DMA控制器？五、计算题34、已知计算机的字长为32位，存储器的容量为1MR.如果按字节、半字、字、双字寻址，寻址范围各是多少？35、假设机器字长为16位，其中阶码6位（包含两位阶符），尾数10位（包含两位数符）。已知十进制数x=125，y=-18.125，试计算[x-y]补。（其结果用二进制真值表示，舍入时采用0舍l入法）。36、假设指令字长为16位，操作数的地址码为6位，指令有零地址、一地址和二地址3种格式。1）设操作码固定，若零地址指令有M种，一地址指令有N种，则二地址指令最多有多少种？2）采用扩展操作码技术，二地址指令最多有多少种？3）采用扩展操作码技术，若二地址指令有P条，零地址指令有Q条，则一地址指令最多有几种？六、综合题37、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。试问：1）流水线的操作周期应设计为多少？2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），试分析第2条指令要推迟多少时间进行才不会出错？3）如果在硬件设计上加以改进，至少需要推迟多少时间？38、下图为由8片2114芯片构成的4K×8位的存储器，与8位的一个微处理器相连，2114芯片为lK×4位的静态RAM芯片。试问：1）每一组芯片组的地址范围和地址线数目。2）4KB的RAM寻址范围是多少？3）存储器有没有地址重叠？39、某机器采用一地址格式的指令系统，允许直接和间接寻址（机器按字寻址）。机器配有如下硬件：ACC、MAR、MDR、PC、X、MQ、IR以及变址寄存器R。和基址寄存器Ra，均为16位。1）若采用单字长指令，共能完成105种操作，则指令可直接寻址的范围是多少？一次间接寻址的范围又是多少？2）若采用双字长指令，操作码位数及寻址方式不变，则指令可直接寻址的范围又是多少？画出其指令格式并说明各字段的含义。3）若存储字长不变，可采用什么方法访问容量为8MB的主存？需增设哪些硬件？

参考答案一、选择题1、C2、C3、D4、D5、A6、D7、A8、D9、C10、C11、A12、D13、B14、B15、A二、填空题16、4717、软件操作控制器18、先进后出寄存器存储器19、1万亿神威美国、日本20、单字长半字长双字长21、算术运算逻辑运算22、总线时钟固定23、程序地址24、主存L1级cache25、外存数据通信过程控制三、名词解释题26、反码：带符号数据的表示方法之一，正数的反码与原码相同，负数的反码是将二进制位按位取反。27、系统总线：处理器总线，连接处理器和主存，是计算机系统的主干。28、现场保护：将程序计数器PC中以及有关的寄存器的内容存储起来，使中断结束后能恢复到原来的状态继续执行程序的过程，29、组相联映象：cache的一种地址映象方式，将存储空间分成若干组，各组之间用直接映象，组内各块之间用全相联映象。四、简答题30、答：时间上讲，取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。从空间上讲，从内存读出的指令流流向控制器（指令寄存器）。从内存读出的数据流流向运算器（通用寄存器）。31、答：水平型微指令的特点是一次能定义并执行多个并行操作的微命令。从编码方式看，直接编码、字段直接编码、字段间接编码以及直接和字段混合编码都属水平型微指令。其中直接编码速度最快，字段编码要经过译码，故速度受影响。32、答：连接到总线上的功能模块有主动和被动两种形态。主方可以启动一个总线周期，而从方只能响应主方的请求。每次总线操作，只能有一个主方占用总线控制权，但同一时间里可以有一个或多个从方。除CPU模块外，IO功能模块也可以提出总线请求。为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。一般来说，采用优先级或公平策略进行仲裁。在多处理器系统中对CPU模块的总线请求采用公平原则处理，而对IO模块的总线请求采用优先级策略。33、答：选择型DMA控制器特别适合数据传送率很高以至接近内存存取速度的设备，而不适用慢速设备；而多路型，DMA控制器却适合于同时为多个慢速外设服务。选择型DMA控制器在物理上可以连接多个设备，而逻辑上只允许接一个设备；而多路型不仅在物理上可连接多个外设，而且在逻辑上也允许这些外设同时工作。选择型以数据块方式传送，多路型中各设备以字节交叉方式通过DMA控制器进行数据传送。五、计算题34、解：首先1MB=8Mhit（为了在后面的计算中单位统一）按字节寻址时，寻址范围为：8Mbit/8bit=lMB。按半字寻址时，寻址范围为：8Mbit/16bit=512KB。按字寻址时，寻址范围为：8Mbit/32bit=256KB。按双字寻址时，寻址范围为：8Mbit/64bit=128KB。35、64.解析：首先将x和y转换成浮点数x=125=0.11111010×2011y=-18.125=-0.10010001×20101由于jx=00，0111，因此[jx]补=00，0111，同理[-jy]补=11，1011故[jx]补=00，0111；00.11111010[-jy]补=00，0101；11.01101111下面可以按照5个步骤来做：1)对阶。求阶差：[∆j]补=[jx]补-[jx]补=[jx]补+[-jy]补。所以y的阶码要低2，故应该y向x对齐，y尾数需要右移两位，阶码加2，如下：[y]补=000111，11.110110112）2)尾数求差。00.11111010+00.00100101（这里加的是y尾数的负数补码）01.00011111即[x-y]补=00，0111；01.00011111。3）规格化。尾数出现01.×××…x，说明需要右规一次即可，阶码加1，最后可得[x-y]补=00，1000；00.100011111（加了下画线的1为右规丢弃的1）4）舍入处理。山于右规低位丢1，因此尾数末位加1，即尾数变为00.10010000。5）溢出判断。最后阶符为00，没有溢出，最后应将[x-y]补=001000，00.10010000转换为二进制真值，即500x-y=0.10010000×2001000=0.10010000×28=1001000036、解析：1）由于操作数的地址码为6位，因此二地址指令中操作码的位数为16-6-6=4位，即操作码只占4位。又由于操作码固定，因此零地址指令、一地址指令、二地址指令的总和不能超过16。现已知零地址指令有M种，一地址指令有N种，所有二地址指令最多有16-M-N种。2）在1）中算得二地址指令的操作码为4位，即最多有20=16条指令。但是绝对不能取16。如果取了16，就不能扩展成一地址指令和零地址指令了。因此，二地址指令最多只能有15条。3）由于操作码位数可变，且二地址指令、一地址指令和零地址指令的操作码长度分别为4位、10位、16位，因此二地址指令每减少一条，就可以多出26条一地址指令；一地址指令每减少一条，就可以多出26条零地址指令。根据以上分析，假设一地址指令有X条，则一地址指令最多有（24-P）×26条，零地址指令就应该最多有[（24-P）×26-R]×26条。根据题中给出的零地址指令有Q条，则可以得出一个公式，如下：Q=[（24-P）×26-R]×26可解得：R=（24-P）×26-Q×2-6六、综合题37、解析：1）流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑，所以T=100ns.2）两条指令发生数据相关冲突的例子如下：ADDR1，R2，R3（R2）+（R3）→R1（将寄存器R2和R3的内容相加存储到寄存器RI）SUBR4，R1，R5（R1）-（R5）→R4（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4）分析如下：首先这两条指令发生写后读（RAW）相关。两条指令在流水线中的执行情况见表。ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆（R1）。本来ADD指令应先写入R1，SUB指令后读R1，结果变成SUB指令先读R1.ADD指令后写R1，因而发生数据冲突。如果硬件上不采取措施，则第2条指令SUB至少应该推迟两个时钟周期（2×100ns），即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错，见表。3）如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）。因为在ADD指令中，运算周期就已经将结果得到了，可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。38、解析：先由两片2114芯片构成lK×8位的芯片组，再由4个芯片组构成4K×8位的存储器。从图3-48可以看出，地址线A13~A10在图中没有出现，说明采用部分译码方式。1）芯片组的容量为1024B，需要10根地址线（A9~A10），故地址范围为000H~3FFH。2）根据图3-48所示的连线，各芯片组的片选端由地址线Ais、A1s进行译码。芯片组内地址线为A9~A10，A13~A10空闲，即为任意态。假设A13~A10为