Multism数字电子技术仿真实验报告

Multism数字电子技术仿真实验报告

目录实验一：组合逻辑电路设计与分析 21.实验目的 22.实验原理 23.实验电路及步骤 3（1）利用逻辑转换仪对已知电路进行分析 3（2） 根据要求利用逻辑转换仪进行逻辑电路分析。 4思考题 6实验二：编码器、译码器电路仿真实验 81.实验目的 82.实验原理 83.实验电路（Multism） 94.实验步骤 10思考题 11实验三竞争冒险电路仿真实验 131.实验目的 132.实验原理 133.实验电路（Multisim） 144．实验步骤 15（1）0型冒险电路仿真实验步骤 15（2）1型冒险电路仿真实验步骤 17（3）多输入信号同时变化时产生的冒险电路仿真试验步骤 18四、思考题 20实验四：触发器带电路仿真实验 221.实验目的 222.实验原理 223.实验电路（Multisim） 23（1）D触发器仿真电路如图4-3所示，说明如下： 23（2）JK触发器仿真电路如图4-4所示，说明如下： 244.实验步骤 24（1）D触发器仿真电路实验步骤。 24（2）JK触发器仿真电路实验步骤。 25思考题 25实验五计数器电路仿真实验 271.实验目的 272.实验原理 273.实验电路 294.实验步骤 31（1）74LS161D构成的二进制加法同步计数器仿真实验步骤。 31（2）74LS191D构成的二进制加/减同步计数器实验步骤。 324.思考题 33实验六任意N进制计数器电路仿真实验 351.实验目的 352.实验原理 353.实验电路 36（1）用简单连接法构成摸为100的计数器，具体电路如图6-1所示，说明如下： 36（2） 清零端复位法构成八进制计数器 384.实验步骤 38（1）用简单连接法构成模为100进制的计数器 38（2）清零端复位法构成八进制计数器 39（3）置入控制端的置位法构成八进制计数器 39思考题 39实验七数字抢答器的设计 421.设计任务与要求 422.预习要求 423.设计原理与参考电路 42（1）抢答器电路 442.定时电路 453.报警电路 454.时序控制电路 45实验心得 45实验一：组合逻辑电路设计与分析1.实验目的1、学会组合逻辑的特点2、利用逻辑转换仪对组合逻辑电路进行分析与设计2.实验原理组合逻辑电路是一种重要的数字逻辑电路：特点是任何时候的输出仅仅取决于同一时刻输入信号的取值组合。根据电路确定功能，是分析组合逻辑电路的过程,一般按图1-1所示步骤进行分析。组合逻辑电路组合逻辑电路逻辑表达式最简表达式真值表确定电路功能推导化简列表分析图1-1组合逻辑电路的分析步骤根据要求求解电路，是设计组合逻辑电路的过程，一般按图1-2所示步骤进行设。归纳问题提出归纳问题提出真值表逻辑表达式化简变换逻辑图分析图1-2组合逻辑电路的设计步骤逻辑转换仪是在Multism软件中常用的数字逻辑电路设计和分析的仪器，使用方便，简洁！逻辑转换仪的图标和面板如图1-3所示。逻辑电路转换成真值表真值表转换成逻辑表达式真值表化简逻辑表达式逻辑电路转换成真值表真值表转换成逻辑表达式真值表化简逻辑表达式逻辑表达式转换成真值表逻辑表达式转换成逻辑电路逻辑表达式转换成与非门电路图1-3逻辑转换仪的图标和面板3.实验电路及步骤（1）利用逻辑转换仪对已知电路进行分析按图1-4所示连接电路。图1-4待分析的逻辑电路A（2）② 在逻辑转换仪面板上单击按钮（由逻辑电路转换为真值表）和按钮（由真值表导出简化表达式）后，得到如图琐事结果。观察真值表发现：当四个输入变量中1的个数为奇数时，输出为0，当四个输入变量中1个数为偶数时，输出为1.因此这是一个四位输入信号的奇偶校验电路。图1-5经分析得到的真值表和表达式（2） 根据要求利用逻辑转换仪进行逻辑电路分析。 （1）问题提出：一火灾报警系统，设有烟感、温感、和紫外线三种类型不同的活在探测器。为了防止错误报警，只有当其中有两个或两个以上的探测器发出火灾探测信号时，报警系统才产生报警控制新号，试设计电路。 （2）在逻辑转换仪面板上根据下列分析出真值表如图：由于探测器发出的火灾信号只有两种可能，一种是高电平，代表有火灾；一种是低电平，表示无火灾。因此，令A\B\C分别代表烟感、温感、紫外线三种探测器的探测输出信号，为报警控制电路的输入，令F为报警控制输出。图1-6经分析得到的真值表图1-7经分析得到的表达式AC+AB+BC （3）在逻辑转换仪面板上单击按钮（由真值表导出简化表达式）后得到最简化表达式。 (4)在上步的基础上单击按钮（由逻辑表达式得到逻辑电路）后得到逻辑电路。图1-8生成的报警控制信号电路思考题（1）设计一个四人表决电路。如果3人或者3人以上同意，则通过；反之，则被否决。用与非门实现。利用逻辑转换仪得真值表和表达式如下：最简表达式为ACD+ABD+ABC+BCD转化成逻辑图为：

（2） 利用逻辑转换仪对下图所示逻辑电路进行分析图1-9待分析的逻辑电路其真值表和逻辑表达式如下实验二：编码器、译码器电路仿真实验1.实验目的（1）掌握编码器、译码器的工作原理。（2）常见编码器、译码器的作用。2.实验原理我们知道数字信号不尽可以用来便是数，还可以用来表示各种指令和信息。所谓的编码是指在选定的一系列二进制数码中，赋予没个二进制数码以某一固定含义。例如，用二进制数码表示十六进制数叫做二—十六进制编码。能完成编码功能的电路统称为编码器74LS148D是常用的8线—3线优先编码器，如图1所示。在8个输入线上可以同时出现几个有效的输入信号，但只对其中优先权最高的一个有效信号进行编码。其中7线优先权最高，0端优先权最低，其他优先权按端脚递减顺序排列。~EI为选通输入端，地点凭有效，~EI=0时，编码器工作正常。E0为选通输出端，GS为优先标志端。译码是编码的逆过程，将输入的每一个二进制代码赋予含义翻译过来，给出相应的输出信号。能够完成译码功能的电路叫做译码器。74LS138D属于3线—8线译码器，如图2所示。该译码器输入高电平有效，输入低电平无效。图2-1编码器74LS148D图2-2译码器74LS138D3.实验电路（Multism）（1）8-3线优先编码器具体电路如图2-3所示，说明如下利用9个单刀双掷开关（J0—J8）切换8位信号输入端和选通输入端（~E1）输入的高低电平状态。利用5个探测器（X1—X5）观察3位信号输出端、选通输出端、优先标志段输出信号的高低电平状态（探测器亮表示输出高电平“1”，灭表示输出低电平“0”）。（2）3—8线译码器具体电路如图2-2所示，说明如下：利用3个单刀双掷开关（J1—J3）切换二路输入端输入的高低电平状态。利用8个探测器（X0—X7）观察8路输出端输以信号的高低电平状态（探测器亮表示输出高电平“1”，灭表示输出低电平“0”）。使能端G1接高电平，G2A接低电平，G2B接低电平。图2-38-3线优先编码器仿真电路图2-43-8线译码器仿真电路4.实验步骤（1）按图2-3连接电路切换9个单刀双制开关进行仿真实验，将结果填入表1.输入端的1表示高电平，0表示低电平，x表示高低电平都可以。输入端中的1表示探测器亮，0表示灭。该编码器输入、输出均为低电平有效。表2.18-3线优先编码器真值表（输入，输出端均为低电平有效）输入端输出端EIY7Y6Y5Y4Y3Y2Y1Y0A2A1A0GSE00XXXXXXXX11111011111111111100111111101110101111110X110010111110XX10101011110XXX1000101110XXXX011010110XXXXX01001010XXXXXX0010100XXXXXXX00001（2）3-8线译码器实验步骤：a.按图2-4所示连接电路。b.切换3个单刀双掷开关（J1—J3）进行仿真实验，得到表2.2所示结果。输入端中的“1”表示接高电平，“0”表示接低电平。输出端中的“1”表示探测器亮，“0”表示探测器灭。该译码器输入高电平有效，输出低电平有效。表2-23－8线译码器真值表输入端输出端G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y710000001111111100001101111111000101101111110001111101111100100111101111001011111101110001101111110110011111111110思考题利用两块8-3线优先编码器74LS148D设计16-4线优先编码器,然后仿真验证16-4线优先编码器的逻辑功能。（2）利用两块3-8线译码器74LS138D设计4-16线译码器电路，然后仿真验证电路功能。实验三竞争冒险电路仿真实验1.实验目的掌握组合逻辑电路产生竞争冒险的原因；学会竞争冒险是否可能存在的判断方法；了解常用消除竞争冒险的方法。2.实验原理在组合逻辑电路中，由于门电路存在传输延时时间和信号状态表换速度不一致等原因，使信号的变化出现快慢差异，这种现象叫做竞争。竞争的结果是使输出端可能出现错误信号，这种现象叫做冒险。所以有竞争不一定有冒险，有冒险一定存在竞争。利用卡诺图可以判断组合逻辑电路是否可能存在竞争冒险现象，具体做法如下：根据逻辑函数的表达式，做出其卡诺图，若卡诺图中填1的格形成的卡诺图有两个相邻的圈相切，则该电路存在竞争冒险的可能性。既然电路存在竞争就有可能存在冒险造成输出的错误动作，因此，必须杜绝竞争冒险现象的产生，常用的消除竞争冒险的方法有一下4种：加取样脉冲，消除竞争冒险，修改逻辑设计，增加冗余项，在输出端接滤波电容；加封锁脉冲等。3.实验电路（Multisim）（1）0型冒险电路如图3-1所示说明如下：该电路的逻辑功能为,也就是说从逻辑功能上看不管信号如何变化，输出应该恒为1。但由于74LS05D非门电路的延时，引起输出端在一小段时间内出现了不应该出现的低电平（负窄脉冲），这种现象称为0型冒险。图3-10型冒险电路（2）1型冒险电路如图3-2所示，说明如下：该电路的逻辑功能为,，也就是说从逻辑功能上看不管信号是如何变化，输出应该恒为0。但由于74LS04D非门电路的延时，引起输出端在一小段时间里出现了不应该出现的该电平（正窄脉冲），这种现象称为1型冒险。图3-21型冒险电路（3）多输入信号同时变化时产生的冒险电路，具体电路如图3-3所示，说明如下：该电路的逻辑功能为，已知B=C=1,所以，但是由于多输入信号的变化不同时引起该电路出现冒险的现象。4．实验步骤（1）0型冒险电路仿真实验步骤按图3-1所示连接电路。进行实验仿真，记录仿真结果，说明现象。考虑如何消除该电路出现的0型冒险。图3-10型冒险电路仿真界面从示波器上的输出波形，我们可以看到，在输入脉冲源的每一个下降沿处，输出都有一个尖脉冲。现分析其原因，该电路的逻辑功能为Y=A+A’=1，这也是从逻辑功能上来判断。但是，实际中的A’是输入通过一个非门后实现的，而每一个实际的逻辑门在传输时都会存在一定的延时，所以，当A由“1”变为“0”时，A’由于变化滞后而仍保持一小段时间的“0”，这样在这一小段时间里，输出出现了一个不应当出现的“0”（即低电平、负窄脉冲），这也即是我们所说的“0”型冒险。消除方法：从理论上分析，此电路输出应恒为“1”，故而可用增加冗余项的方法来改进电路，即Y=A+A’+1。应该来说，本实验电路只是为了说明问题用的，实际中的电路往往比这要复杂一些，其冗余项可用其它变量平组合，而不是像本方法一样直接添“1”。（2）1型冒险电路仿真实验步骤按图3-2所示连接电路进行实验仿真，记录仿真结果，说明现象。考虑如何消除该电路出现的1型冒险。图3-21型冒险电路仿真波形从图示波器上的输出波形，我们可以看到，在输入脉冲源的每一个上升沿处，输出都有一个尖脉冲。现分析其原因如下，该电路的逻辑功能可表示为Y=A·A’=0，这也只是从逻辑功能上来判断。但是，实际中的A’是输入通过一个非门后实现的，而每一个实际的逻辑门在传输时都会存在一定的延时，所以，当A由“0”变为“1”时，A’由于变化滞后而仍保持一小段时间的“1”，这样在这一小段时间里，输出出现了一个不应当出现的“1”（即高电平、正窄脉冲），此亦常说的“1”型冒险。消除方法： 和实验1中方法相似，因为从理论上分析，该电路的输出应当恒为“0”，故而可增加一相与相，以改进电路，即Y=A·A’·0。应该来说，这个电路也只是为了说明“1”型冒险而设计的，实际中不会只有一个变量，因而相与项可用其余的变量来组合完成，同样不会让一个输出结果和“0”相与。（3）多输入信号同时变化时产生的冒险电路仿真试验步骤按图3-3连接电路·利用卡诺图判断该电路存在竞争冒险可能性。运行实验仿真，记录结果并说明现象。为了消除竞争冒险现象，采用修改逻辑设计，增加冗余项BC，采用修改后电路如图4所示，记录仿真结果。 图3-3多输入信号同时变化时的冒险电路由上图可知，Y=AB+A’C=A’B’C+A’BC+ABC’+ABC，由此作其卡诺图如下图3-6所示。由卡诺图上两个圈可以看出，二者是相切的。所以，该电路存在竞争冒险的的可能性。运行仿真，得到如图3-7所示的输入、输出波形。该逻辑电路的输出逻辑表达式为Y=AB+A’C，显然，当B=C=1时，输出即变为了Y=A+A’，这正是我们前面讨论的“0”型冒险电路，这是从理论上分析的。实验的结果也说明了这个问题：在输入脉冲的每一个下降沿处，输出均有一个负的窄脉冲，这也正与分实验1中所得的输出结果是一致的。图3-7图3-3所示电路的输处波形消除冒险的方法。 为了消除竞争冒险现象，可采用修改逻辑设计，增加冗余项BC的方法，使原逻辑表达式Y=AB+A’C变为Y=AB+A’C+BC。修改后的表达式并不改变原表达式的逻辑功能。采用修改后的逻辑电路图如图3-4所示。图3-4多输入信号同时变化时冒险消除电路再进行仿真，并记录仿真结果如图3-9所示。由图可以看出，修改后的电路确实消除了冒险竞争现象。四、思考题 如图3-10所示电路是否存在竞争冒险现象，若存在则如何消除？图3-5思考题电路仿真如下消除冒险后电路如下仿真结果为：实验四：触发器带电路仿真实验1.实验目的掌握边沿触发器的逻辑功能；逻辑不同边沿触发器逻辑功能之间的相互切换。2.实验原理触发器是构成时序电路的基本逻辑单元，具有记忆，存储二进制信息的功能，从逻辑功能上将触发器分为RS,D,JK,T,T’等几种类型，对于逻辑功能的描述有真值表，波形图，特征方程等几种方法。功能不同的触发器之间可以相互转换。边沿触发器是指只在CP上升沿或下降沿到来时接受此刻的输入信号，进行状态转换，而其他时刻输入信号状态的变化对其没有影响的电路。集成触发器通常具有异步置位，复位功能，74LS74D是在一片芯片上包括两个完全独立边沿D触发器的集成电路，对它的分析分为三种情况：无论CP和D为何值，只要~1CLR=0，~1PR=1，触发器置0，；只要~1CLR=1，~1PR=0，触发器置1。当~1CLR=~1PR=0时为不允许状态。当~1CLR=~1PR=1且CP处于上升沿时，Qn+1=D。74LS112D是在一片芯片上饱和两个完全独立边沿JK触发器的集成电路，对它的分析可分为以下三种情况：无论CP,J,K为何值，只要~1CLR=0,~1PR=1，触发器置0，只要~1CLR=1,~1PR=0,触发器置1。当~1CLR=~1PR=0时为不允许状态。当~1CLR=~1PR=1时，且CP处于下降沿时，Qn+1=JQn+KQn图4-174LS74D逻辑符号和引脚注解图4-274LS112D逻辑符号和引脚注解3.实验电路（Multisim）（1）D触发器仿真电路如图4-3所示，说明如下：利用单刀双掷开关J1、J2、J3、J4切换输入管脚的信号电平状态，利用探测器X1观察输出管脚的信号电平状态。用示波器查看输出管脚的信号波形。图4-3D触发器仿真电路（2）JK触发器仿真电路如图4-4所示，说明如下：图4-4JK触发器仿真电路利用单刀双掷开关J1,J2,J3,J4,J5切换输入信号的信号电平状态，利用探测器X1观察输出管脚的信号电平状态，用示波器查看管脚的信号波形。4.实验步骤（1）D触发器仿真电路实验步骤。按图4-3所示连接电路进行仿真电路实验，利用开关来改变~1PR、1D、~1CP、CP的状态，观察输出端1Q的变化，将结果填入表4.1并验证结果。输入端的“1”表示接高电平，“0”表示接低电平，“x”表示接高、低电平都可以。输出端的“1”表示探测器亮，“0”表示探测器灭。表4.1边沿D触发器74LS74D真值表输入端现态次态输入端现态次态CP~CLR~PRDQnQn+1X00X0不确定X01X不确定0X10X不确定1111001111110（2）JK触发器仿真电路实验步骤。按图4-4所示连接电路进行仿真电路实验，利用开关来改变~1PR、1J、1K、~1CP、CP的状态，观察输出端1Q的变化，将结果填入表4.2中并验证结果。输入端中的“1”，表示接高电平，“0”表示低电平，“x”表示接高、低电平都可以。输出端的“1”表示探测器亮，“0”表示探测器灭。表4.2JK触发器74LS112D真值表输入端现态次态CP~CLR~PRJKQnQn+1X00XX－不确定X01XX不确定0X10XX不确定111100001110011111011011101001111011思考题由于D触发器使用方便，JK触发器功能最完善，怎样将JK触发器和D触发器分别转换为T触发器。T触发器的逻辑表达式为，JK触发器只需将J，K输入端连接同一信号便可，用D触发器转换成T触发器，则令，只需在D输入端前增加一个异或门即可实现。将JK触发器的输入端连接在一起。实验五计数器电路仿真实验1.实验目的1、了解计数器的日常应用和分类；2、熟悉集成计数器逻辑功能和其各控制端作用；3、掌握计数器的使用方法。2.实验原理统计输入脉冲个数的过程计数。能够完成计数工作的电路成为计数器。计数器的基本功能是统计时钟脉冲的个数，即实现计数操作，也用于分频、定时、产生节拍脉冲等。计数器的种类很多，根据计数脉冲引入方式的不同，将计数器分为同步计数器和异步计数器；根据计数过程中计数变化趋势，将计数器分为加法计数器、减法计数器、可逆计数器；根据计数器中计数长度的不同，可以将计数器分为二进制计数器和非二进制计数器（例如十进制、N进制）。二进制计数器是构成其他各种计数器的基础。按照计数器中计数值的编码方式，用n表示二进制代码，N表示状态位，满足N=2“的计数器称作二进制计数器。74LS161D是常见的二进制加法同步计数器，其引脚说明如图所示，其功能如表5.1所示。74LS191D是常见的二进制加/减同步计数器，其引脚说明图如图5-2所示，其功能如表5.2所示。进位输出端4位二进制数据输出端时钟信号输入端外加异步清零信号4位二进制数据输入端计数控制端置入控制端计数控制端

图5-174LS161D引脚注释进位输出端4位二进制数据输出端时钟信号输入端外加异步清零信号4位二进制数据输入端计数控制端置入控制端计数控制端最大与最小变换时的标志信号进位输出端数据输出端4位二进制时钟信号输入端加/减计数控制信号置入控制端计数控制端数据输入端4位二进制最大与最小变换时的标志信号进位输出端数据输出端4位二进制时钟信号输入端加/减计数控制信号置入控制端计数控制端数据输入端4位二进制图5-274LS191D引脚注解表5.174LS161D功能表（~表示“非”）输入输出~CLR~LOADENTENPCLKABCDQAQBQCQD0XXXXXXXX000010XX1DaDbDcDdDaDbDcDd110XXXXXX计数110XXXXXX保持11X0XXXXX保持表5.274LS191D功能表（~表示“非”）输入输出~LOAD~CTEN~U/DCLKABCDQAQBQCQD1011XXXX减法1001XXXX加法0XXXDaDbDcDdDaDbDcDd11XXXXXX保持若一计数器的计数长度（模）为10，则该计数器称为十进制计数器。74LS62是常见的十进制加法同步计数器，其引脚说明图如图5-3所示，其引脚和功能与74LS161D二进制加法同步计数器类似。74LS192D是常见双时钟同步十进制加/减计数器其引脚说明图如图5-4所示，。进位标志端借位标志端数据输出端4位二进制时钟信号输入端时钟信号输入端置入控制端置入控制端计数控制端4位二进制时钟信号输入端外加异步清零信号计数控制端数据输入端4位二进制进位输出端数据输出端4位二进制进位标志端借位标志端数据输出端4位二进制时钟信号输入端时钟信号输入端置入控制端置入控制端计数控制端4位二进制时钟信号输入端外加异步清零信号计数控制端数据输入端4位二进制进位输出端数据输出端4位二进制图5-374LS162D引脚注解清零信号数据输入端清零信号数据输入端图5-474LS192D引脚注解3.实验电路（1）74LS161D构成的二进制加法同步计数器。具体电路如图5-5所示，说明如下：该电路采用总线方式进行连接。利用J2、J2、J3、J4四个单刀双掷开关可以切换74LS161D第7、10、9、1脚输入的高低电平状态。74LS161D第3、4、5、6（4位二进制输入端）同时接高电平。74LS161D第15脚（进位输出端）接探测器X1。V1为时钟信号。利用逻辑分析仪观察四位二进制输出端（第11、12、13、14脚）、进位输出端（第15脚）和时钟信号端（第2脚）的波形。利用数码管U2显示计数器的计数情况。图5-574LS161D构成的二进制加法同步计数器（2）74LS191D构成的二进制加/减同步计数器，具体电路如图5-6所示，说明如下：利用J1、J2、J3三个单刀双掷开关可以切换74LS191D第5、11、4脚输入的高低电平状态。74LS191D第1、9、10、15脚（4位二进制数输入端）同时接高电平。74LS161D第12、13脚（最大与最小变换时的标志信号和进位输出端）分别接探测器X2、X1。V1为时钟信号。最小变换时的标志信号（第12脚）和时钟信号端（第14脚）的波形。利用数码管U2显示计数器的计数情况。图5-274LS191D构成的二进制加/减同步计数器4.实验步骤（1）74LS161D构成的二进制加法同步计数器仿真实验步骤。按图5-5所示连接电路。利用J1、J2、J3、J4四个单刀双掷开关切换74LS161D第1、7、9、10脚输入的高低电平状态，同时观察数码管U2的输出信号，验证表5.1给定的74LS161D功能是否与实验结果相吻合。观测探测器X1发现当该计数器计满（计到数码管U2显示“F”时），探测器X1亮，表明进位输出端有进位输出且高电平有效。逻辑分析仪观察的结果如图5-7所示，验证其结果是否与表5.1给定的74LS161D功能相吻合。改变时钟信号V1的幅度和频率，观察数码管和逻辑分析仪显示结果有何变化。逻辑分析仪观察结果（加法）（2）74LS191D构成的二进制加/减同步计数器实验步骤。按照图5-6连接电路利用J1,J2,J3三个单刀双掷开关切换74LS161D第4、5、11脚输入的高低电平状态，同时观察数码管U2的输出信号，验证74LS161D的功能。观察探测仪X1，发现当该计数器计满时，探测仪X1亮，表示进位输入端输出且高电平有效。逻辑分析仪观察的结果如图5-4所示，验证其结果是否与表5.2给定的74LS191D功能相吻合。改变时钟信号V1的幅度和频率，验证数码管和逻辑分析仪显示结果有何变化。电路逻辑分析仪观察结果（减法）4.思考题（1）模仿图574LS161D构成的二进制加法同步计数器，设计由74LS162D构成的十进制加法同步计数器，并验证实际结果是否与理论值相吻合。2、模仿图5-274LS191D构成的二进制加/减法同步计数器，设计由74LS192D构成的十进制加/减同步计数器。实验六任意N进制计数器电路仿真实验1.实验目的（1）学会分析任意N进制数计数器（2）灵活应用构成任意进制计数器的三种方法2.实验原理集成计数器产品种类很多，但绝大多数是现成的二进制、十进制，其他进制的产品数量很少。为了构成任意N进制计数器，经常将现成的二进制、十进制集成计数器按以下三种方式进行处理。简单连接法：将两个计数器首尾相连，构成一个新的计数器，该计数器的模是两个计数器模的乘积。例如图8.1所示两个模10计数器（74LS162D）采用前级进位输出端连接下级使能端，可以构成一个摸100的计数器，具体见该电路说明。（2）清零端复位法：开始计数后，经过M个脉冲，技术状态达到SM，通过辅助门电路将SM译码，产生一个清零信号加至计数器的清零端，使计数器返回到初始零状态，这样就跳跃了（N-M）个状态，从而构成了M进制计数器。利用这种方法可以构成任意进制（小于N）的计数器，例如图5-2所示利用现有的二进制加法同步计数器74LS161D和一两个输入端的与非门73LS00D构成八进制计数器，具体见该电路说明。（3）利用置入控制端的置位法：利用中规模器件的置入控制端，以置入某一固定二进制数值的方法，从而使N进制计数器跳跃（N-M）个状态，实现M进制计数器。例如图5-3所示利用现有的二进制加法同步计数器74LS161D和一个三输入端的与非门74LS12D构成八进制计数器具体见该电路说明。3.实验电路（1）用简单连接法构成摸为100的计数器，具体电路如图6-1所示，说明如下：图6-1简单法连接构成模为100的计数器该电路采用总线方法进行连接。U2,U4为带译码的数码管，XLA1为逻辑分析仪，从显示出来与各条总线方法进行连接的单线名称可以看出各个元器件之间的连接关系。计数脉冲同时加到U1,U3计数器上，低位计数器U1的进制（RCO）信号控制高位计数器U3的计数控制信号（ENT），只有当低位计数器U1记满（进制信号输出）时，高位计数器U3才能进行计数。X1(探测器)探测在什么条件下输出进位信号。图6-2清零端复位法构成的八进制计数器图6-3置入控制端的置位法构成的八进制计数器清零端复位法构成八进制计数器具体电路如图6-2所示，说明如下：当计数到8时74LS161D的 QD端输出高电平，74LS05非门输出低电平，令74LS161D的清零端（-CLR）等于零，74LS161D被强制复份，数码管显示从7返回0又重新开始计数，从而构成了八进制计数器。4.实验步骤（1）用简单连接法构成模为100进制的计数器实验步骤按照图6-1所示连接电路观察探测仪X1，发现U1计数器满，探测仪X1亮，表明进位输出端有进位输出且高电平有效，在输出进位信号的同时，U2计数器的ENT=1有效，进位加1计数。同时观察实验结果和分析实验电路深入领悟简单连接法的工作原理（2）清零端复位法构成八进制计数器实验步骤按照图6-2连接电路当计数器技术到7时，CLK再来一次上升沿本应该计数到8状态，就在此刻QD=1，令非门输出低电平给~CLK，时计数器从8强行返回到0状态，这样就跳跃了8到F共8个状态。.通过观察实验结果和分析实验电路深入领悟清零端复位法的工作原理。（3）置入控制端的置位法构成八进制计数器实验步骤按照图6-3连接电路当计数器计数到7时，QA=QB=QC=1，令与非门U3A输出低电平给~LOAD，使计数器QA、QA、QC、QD输出状态与输入A、B、C、D相同，这样就跳跃了8到F共8个状态，从而构成八进制数。通过观察实验结果和分析实验电路深入领悟置入控制极端的置位法的工作原理，以及与清零复位端的区别。思考题如何利用简单连接法将两个二进制加法计数器74LS161D构成一个模256的计数器。（2）如何利用最高位与下级时钟相连将两个二进制加法计数器74LS161D构成一个模100的计数器。（3）如何利用清零端复位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为5的计数器（4）如何利用置入控制端的置位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为6的计数器。实验七数字抢答器的设计1.设计任务与要求1.抢答器同时提供8名选手或8个代表队比赛，分别用8个按钮S0~S7表示。2.设置一个系统清除和抢答控制开关S，该开关由主持人控制。3.抢答器具有锁存与现实功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。4.抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动“开始”按键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续时间0.5秒左右。5.参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示算手的编号和抢答的时间，并保持到主持人将系统清除为止。6.如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。2.预习要求（1）复习编码器、十进制加、减计数器的工作原理。（2）设计可预置时间的定时电路。（3）分析与设计时序控制电路。（4）画出寝室抢答器的整机逻辑电路图。3.设计原理与参考电路（1）数字抢答器