数字逻辑设计 课件 unit 11 同步时序逻辑设计

Unit11DesignSequentialCircuitswithFlipFlopsSequentialcircuitDesign获得原始状态图和原始状态表（DerivationofStateGraphsandTables）状态表化简（ReductionofStateTables）状态分配（StateAssignment）Someexamples

（1）根据需求状态图、状态表（2）最小化状态图、状态表

（3）状态编码（分配）

得状态转移表（4）状态转移表激励表

触发器特征表（5）卡诺图化简

激励函数表达式

输出函数表达式（6）电路实现（7）检查无关项状态图、状态表SequentialCircuitsDesign

构造原始状态图和状态表1）根据文字描述的设计要求，先假定一个初态；2）从这个初态开始，每加入一个输入取值，就可确定其次态和输出；3）该次态可能是现态本身，也可能是已有的另一个状态，或是新增加的一个状态。4）这个过程持续下去，直至每一个现态向其次态的转换都已被考虑，并且不再构成新的状态。1.直接构图法例1：给出同步模5可逆计数器的状态表同步模5可逆计数器XCPZX=0:加计数X=1:减计数Z:进位、借位输出标志现态Qn+1/ZQnX=0X=1ab

/0e

/1bc/0a

/0cd

/0b

/0de

/0c

/0ea/1d/0构造原始状态图和状态表原始状态图（Mealy型）原始状态表1）根据文字描述的设计要求，先假定一个初态；2）从这个初态开始，每加入一个输入取值，就可确定其次态和输出；3）该次态可能是现态本身，也可能是已有的另一个状态，或是新增加的一个状态。4）这个过程持续下去，直至每一个现态向其次态的转换都已被考虑，并且不再构成新的状态。直接构图法0/00/01/01/00/11/11/01/0X/Zbcdea0/00/0例2：给出同步二进制串行加法器的状态表设加法器内部状态a——无进位b——有进位同步二进制串行加法器X1CPZX2010110011101001000/011/000/1X1X2/Zab01/110/101/010/011/1现态Qn+1/ZQnX1X2=00X1X2=01X1X2=10X1X2=11aa

/0a

/1a

/1b/0ba

/1b/0b/0b/1构造原始状态图和状态表原始状态图（Mealy型）原始状态表例3：序列检测——给出同步Mealy型101序列检测器的状态表（1）状态设定

S0——初始状态，表示收到1位数据：“0”

S1——表示收到1位数据：“1”

S2——表示收到2位数据：“10”

S3——表示收到3位数据：“101”，此时输出标志Z=1.可重叠检测不可重叠检测101序列检测器XCPZ只标记感兴趣的子串构造原始状态图和状态表X:010101101Z:000101001X:010101011Z:000100010构造原始状态图和状态表S0“0”X=0X=1X=0X=1X=0X=1“10”“101”X=0X=1“1”S1S0S2S1S0S3S1S2(Z=1)S0“0”X=0X=1X=0X=1X=0X=1“10”“101”X=0X=1“1”S1S0S2S1S0S3S1S0(Z=1)状态转换分析（Mealy型）状态设定：S0——0；S1——1；

S2——10；S3——101，且Z=1可重叠检测不可重叠检测0/01/00/01/01/10/00/01/0X/ZS2S0S1S3现态Qn+1/ZQnX=0X=1S0S0/0S1/0S1S2/0S1/0S2S0/0S3/1S3S0/0S1/00/01/00/01/01/10/00/01/0X/ZS2S0S1S3现态Qn+1/ZQnX=0X=1S0S0/0S1/0S1S2/0S1/0S2S0/0S3/1S3S2/0S1/0构造原始状态图和状态表原始状态表可重叠检测不可重叠检测原始状态图（Mealy型）SequentialCircuitsDesign

（1）根据需求状态图、状态表（2）最小化状态图、状态表（3）状态编码（分配）

得状态转移表（4）状态转移表

激励表

触发器特征表（5）卡诺图化简

激励函数表达式

输出函数表达式（6）电路实现（7）检查无关项状态图、状态表时序电路的两个状态Si和Sj，如果它们对每一个输入所产生的输出完全相同，且它们的次态等价，则这两个状态是等价的（可以合并为一个状态）——状态化简（一）完全定义状态表的化简方法利用触发器设计时序逻辑_状态表化简2.状态表的化简K次划分法（略）隐含（蕴含）表法俩俩比较原始状态表中的所有状态，找出能合并、不能合并、能否合并待定的状态对。追踪能否合并待定的状态对，直至确定它们能合并或不能合并，从而找到原始状态表中的所有等价状态对。基于这些等价状态对确定最大等价状态类，获得原始状态表的最小覆盖集，建立最简状态表隐含表(蕴含)法利用触发器设计时序逻辑_状态表化简状态表中的任意两个状态Si和Sj

同时满足下列两个条件，它们可以合并为一个状态在所有不同的现输入下，现输出分别相同在所有不同的现输入下，次态分别为下列情况之一（1）两个次态完全相同（2）两个次态为其现态本身或交错（3）两个次态为状态对封闭链中的一个状态对（4）两个次态的某一后续状态对可以合并等价状态的判定条件状态合并的必要条件利用触发器设计时序逻辑_状态表化简隐含表(蕴含)法现态Qn+1/ZQnX=0X=1ac

/0b/1bf/0a

/1cd

/0g/0dd

/1e

/0ec

/0e

/1fd/0g

/0gc

/1d

/0①建立隐含表②比较③追踪cfaebe状态对封闭连gfedcbabcde

fcfXXXXbeXXXXaecfXXXXXXXX

decd

X等价状态对:{a,b}、{a,e}{b,e}、{c,f}竖列横排掐头去尾原始状态表④获得最大等价状态类等价状态类的定义——

If:Si≡Sj,

Sj

≡Sm

Then:Si≡Sj≡Sm,即

{Si,Sj,Sm}最大等价状态类——

某一等价状态类不属于其他任何等价状态类等价状态对:{a,b}、{a,e}{b,e}、{c,f}最大等价状态类:{a,b,e}、{c,f}q1={a,b,e}q2={c,f}q3=dq4=gLet最小覆盖集：{q1,q2,q3,

q4}现态Qn+1/ZQnX=0X=1ac

/0b/1bf/0a

/1cd

/0g/0dd

/1e

/0ec

/0e

/1fd/0g

/0gc

/1d

/0原始状态表现态Qn+1/ZQnX=0X=1ac

/0b/1bf/0a

/1cd

/0g/0dd

/1e

/0ec

/0e

/1fd/0g

/0gc

/1d

/0现态Qn+1/ZQnX=0X=1q1q2

/0q1/1q1q2

/0q1/1q2q3

/0q4/0q3q3

/1q1

/0q1q2

/0q1

/1q2q3/0q4

/0q4q2

/1q3

/0现态Qn+1/ZQnX=0X=1q1q2

/0q1/1q2q3

/0q4/0q3q3

/1q1

/0q4q2

/1q3

/0化简后的状态表利用触发器设计时序逻辑_状态表化简隐含表(蕴含)法q1={a,b,e}q2={c,f}q3=dq4=gSequentialCircuitsDesign

（1）根据需求状态图、状态表（2）最小化状态图、状态表

（3）状态编码（分配）

得状态转移表（4）状态转移表

激励表

触发器特征表（5）卡诺图化简

激励函数表达式

输出函数表达式（6）电路实现（7）检查无关项状态图、状态表1.同一输入下，相同的次态所对应的现态应该给予相邻编码2.同一现态在不同输入下所对应的次态应给予相邻编码3.给定输入下，输出完全相同，现态编码应相邻规则目的：尽量使卡诺图中更多的“1”(或“0”)相邻注意:初始状态一般可以放在卡诺图的0号单元格里

优先满足规则1和规则2状态编码尽量按照相邻原则给予对于多输出函数,规则3可以适当调高优先级一种经验法利用触发器设计时序逻辑_状态表分配利用触发器设计时序逻辑_状态表分配现态Qn+1/ZQnX=0X=1ac

/0d/0bc/0a

/0cb

/0d/0da

/1b

/1

1:次态相同，现态编码应相邻

x=0时,次态(c,c)→现态a,bx=1时,次态(d,d)→现态a,cab,ac应相邻

2：同一现态对应的次态编码应相邻

现态次态

a

→(c,d)

b→(c,a)

c→(b,d)

d→(a,b)cd,ca,bd,ab应相邻

3：输出相同，现态编码应相邻

现态输出

a,b,c0

ab,ac,bc应相邻

(a,b),(a,c)应相邻,满足规则1,2,3利用触发器设计时序逻辑_状态表分配a

——00,b

——01c——10,d

——11dcba0101状态分配很难找到一个最佳的状态分配方案对一种类型的触发器是最好的分配方案，对另一种类型的触发器却不一定是最好。利用触发器设计时序逻辑_状态编码例：利用JK触发器设计110序列检测器110

序列检测器XCPZCPX:011011101Z:0001

000

10（1）状态设定

S0——初始状态，表示收到1位数据：“0”

S1——表示收到1位数据：“1”

S2——表示收到2位数据：“11”

S3——表示收到3位数据：“110”，此时输出标志Z=1.1.

获得原始状态图和原始状态表（2）分析状态转换情况0/01/01/01/00/10/00/01/0X/ZS3S2S0S1（3）原始状态图（Mealy型）（4）原始状态表S0“0”X=0X=1X=1X=0X=1X=0“11”“110”X=0X=1“1”S1S0S2S0S2S3S1S0(Z=1)现态Qn+1/ZQnX=0X=1S0S0/0S1/0S1S0/0S2/0S2S3/1S2/0S3S0/0S1/0S0——初始状态，表示收到1位数据：“0”S1——表示收到1位数据：“1”S2——表示收到2位数据：“11”S3——表示收到3位数据：“110”，此时输出Z=1.利用触发器设计时序逻辑_状态编码2.状态化简3.状态分配

使用

2个JK触发器现态Qn+1/ZQnX=0X=1S0S0/0S1/0S1S0/0S2/0S2S3/1S2/0S3S0/0S1/0√

√现态Qn+1/ZQnX=0X=1S0S0/0S1/0S1S0/0S2/0S2S0/1S2/04.状态转换真值表

y2y1S0——00S1——10S2——11输入现态次态触发器输出XY2nY1nY2n+1Y1n+1J2K2J1k1Z000000X0X001000X10X001100X1X11100101X0X011011X01X011111X0X00001XXXXXXX101XXXXXXX利用触发器设计时序逻辑_状态编码5.卡诺图化简XXX1XXX00001111001XY2nY1n00XX11XX0001111001XY2nY1nJ2=XK2=X1XX00XX00001111001XY2nY1nX0XXX1XX0001111001XY2nY1n00X001X00001111001XY2nY1nJ1=XY2nK1=XZ=XY1n4.状态转换真值表利用触发器设计时序逻辑_状态编码输入现态次态触发器输出XY2nY1nY2n+1Y1n+1J2K2J1k1Z000000X0X001000X10X001100X1X11100101X0X011011X01X011111X0X00001XXXXXXX101XXXXXXX7.检查无关项J1=XY2nK1=XJ2=XK2=XY1n+1

=XY2nY1n+XY1n=X(Y1n+Y2n)Y2n+1

=

XY2n+XY2n

=X

1100X=0X=101电路可以自启动K2Q2Q2CKcp

K1

Q1Q1CKJ2J1ZXY2Y16.电路实现例：利用T触发器设计一个同步模8可逆计数器利用触发器设计同步时序逻辑_例1同步模8可逆计数器XCPZ0/00/00/00/00/00/00/00/11/01/01/01/01/01/01/01/1X/Z需要3个T触发器1.

原始状态图及状态表X=0:加法；X=1:减法Z：进位及借位输入现态次态输入输出XQ3nQ2nQ1nQ3n+1Q