XH302 组合逻辑电路2012

在数字系统传输过程中，有时要从一组输入数据中，选择出某一个数据，完成这种功能的逻辑电路称作数据选择器（或称为多路选择开关）。

数据选择器是一个多输入，单输出的组合逻辑电路。3.4数据选择器和分配器

在数字系统传输过程中，有时要从一组输入数据中，选择出某一个数据，完成这种功能的逻辑电路称作数据选择器（或称为多路选择开关）。

数据选择器是一个多输入，单输出的组合逻辑电路。1、数据选择器的设计例：用小规模电路设计4选1数据选择器什么是4选1？用开关来表示。00011011

在地址码的控制下，从D0～D4中任选一个送到公共输出端Y。真值表：A1A0Y00D001D110D211D33.4.1数据选择器111&&&&≥12、中规模TTL集成电路74LS153双4选1数据选择器工作原理&≥1&≥1111111双四选一逻辑符号:双四选一原理图:D10D20D11D12D13D21D22D23Y1Y2双刀四掷开关CD(R)CD(L)DVD(R)DVD(L)VCD(L)VCD(R)DTS(R)DTS(L)(L)(R)四选一逻辑符号:MUX:多路开关A0A101D20D21D22D23EN2Y20123D10D11D12D13EN1Y10123MUX1023EN01MUXA0A1D0D1D2D3☆8选1数据选择器8选1数据选择器逻辑符号：(74151)

A2~A0三位地址输入，可以从8个输入数据D7~D0中选择一个需要数据到输出。D7~D0八个数据输入端。D0D1D2D3D4D5D6D71023EN01MUXY25467A0A1A2A2A1A000011110011XXX010000D0/D00001D1/D10010D2/D20011D3/D30100D4/D40111D5/D50100D6/D60111D7/D7八选一功能表:用卡诺图表示8选1数据选择器：D0D1D2D3D6D7D4D5Y:原码输出卡诺图

例：用一片2-4译码器和四片8选1数据选择器构成32选1数据选择器。解：25=32，32选1就需要5位地址。用A4A3A2A1A0来表示地址码。地址分配：A4A3作2-4译码器地址输入。译码器输出分别接四片8选1数据选择器的片选端/ST。在A4A3作用下，四片8选1分别被选中，片选端为0的选择器工作，片选端为1的选择器不工作。A2A1A0作8选1地址输入。在A2A1A0作用下，选择器8个输出端分别被选中并输出。

片选信号选择由那一片选择器工作，工作的选择器那一位输出由地址码决定。数据选择器的功能扩展01234567012ENYMUX(1)D0D1D2D3D4D5D6D701234567012ENYMUX(2)D8D15D16D2301234567012ENYMUX(3)01234567012ENYMUX(4)D24D32A0A1A2A3A4012301ENBIN/OCT≥1YA4A300011011A2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7片选信号：寻址信号：例如：A4A3A2A1A0=11101选中第四片选择器的D5输出。Y=D29111010111D5D29DA1A0Y0Y1Y2Y3数据分配器原理框图用2-4译码器构成四输出数据分配器。只要将2-4译码器的选通端接为数据输入即可。DA1A000111D0111D1101D1111D111BCD/DEC3.4.2数据分配器用作数据分配器在数据传输系统中，经常需要将总线中的数据传输到多个支路中的一路上去，传往支路中哪些一路，就需要用唯一地址译码器来选择。在这种装置中，译码器起着数据分配的作用，这种装置叫数据分配器与地址代码对应的最小项如果令而将输入数据D从端输入，则在地址码确定后、、均为1，那么，由地址确定的输出，即总线上的数据D以反码形式从端送出，欲得到原码输出只需在数据D与端之间加反相器即可译码器数据分配功能示意图3.4.2数据分配器3.5用中规模集成电路实现组合逻辑函数适合于大批量生产使用，性价比高。基于门电路的设计基本的设计方法。基于组合逻辑模块的设计利用组合电路模块实现主要功能，辅以门电路，结构比较简单。☆☆

具有N地址端的数据选择器实现N变量函数。地址数＝变量数。例：用8选1数据选择器实现函数解：首先用卡诺图表示8选1选择器的功能表。☆

然后将给定函数填卡诺图。☆

其次比较两个卡诺图得出：D0=D2=D3=D7=0D1=D4=D5=D6=1☆

最后画出用8选1数据选择器实现函数F的电路图。令：A2=AA1=BA0=C01234567210ENYMUX1ABCFA2A1A00001111001ABC00011110013.5.1用数据选择器实现组合逻辑函数本例说明：具有N个地址输入的数据选择器，可以实现N个变量的函数。只需要将输入变量加到选择器的地址端，选择器的输入端按卡诺图小方格中最小项的取值对应相连即可。

☆☆具有N地址端的数据选择器实现M变量函数。地址数＜变量数。实现N<M的组合逻辑函数有两种方法：☆扩展法☆降维法不讲一个8选1数据选择器可以实现256种三变量函数。28=256例：用8选1数据选择器实现四变量函数F(ABCD)=∑m(1,5,6,7,9,11,12,13,14)解：8选1选择器有3个地址输入端，8个数据输入端。而四变量函数共有16个最小项，要用3个地址端的数据选择器实现四变量函数，可以采用扩展法及降维法实现。将两片8选1选择器扩展为16选1就可以实现四变量函数。ABCD0000000100100011010001010110011110001001101010111100110111101111F(ABCD)=∑m(1,5,6,7,9,11,12,13,14)高位地址A作片选信号：A=0,片1选通，片2禁止。输出m0~m7

中的数据。A=1,片2选通，片1禁止。输出m8~m15中的数据。BCD作为8选1的A2A1A0地址输入信号。每片选择器数据输入端的连接与N地址实现N变量函数的方法相同。本例也可以用4选1选择器扩展为16选1。1567911~14☆扩展法：01234567210ENYMUX(1)

101234567210ENYMUX(2)ABCD1≥1F一个n变量输入的变量译码器，其输出包含了n个输入变量的全部最小项。用n变量译码器加上输出门就能实现任何形式的输入变量不大于n的组合逻辑函数。例：用译码器实现一组多输出函数。解：本题意为一组三输入变量的多输出函数，用3-8译码器可以实现。★用3-8译码器和与非门实现首先：将多输出函数写成最小项之和的形式，并变换为译码器反码输出形式。用与非门作为F1、F2、F3的输出门。3.5.2利用变量译码器实现组合逻辑函数利用一些附加的门电路将最小项（n位地址输入的二进制译码器有2n个代码输入，包含n变量函数的全部最小项）恰当地组合起来,即可产生任何n变量的组合逻辑函数即二进制译码器可充当组合逻辑函数发生器。最后：只需要将输入变量A、B、C分别加到译码器地址输入端A2、A1、A0,用与非门作为F1、F2、F3的输出门。多输出函数还可以通过填卡诺图方法，写出最小项只和的形式。&&&&BIN/OCT首先：将多输出函数写成最大项之积的形式，并变换为译码器反码输出形式。用与门作为F1、F2、F3的输出门。N变量函数用N地址译码器实现如果变量数大于地址数，要用扩展法。★用3-8译码器和与门实现&&&BIN/OCT&★用2-4译码器和与非门实现本例要求用2－4译码器和与非门实现3变量函数。通过前面分析，3－8译码器可以实现3变量函数。即：N变量＝N地址,直接用N地址译码器实现。如果要求用N地址实现M变量函数（M>N),即变量数>地址数，采用扩展法。即将2-4译码器扩展为3－8译码器，变为N地址实现M变量函数。利用直接观察法填卡诺图，写出最小项之和表达式。并变换为译码器反码输出形式最后画出逻辑电路图★用2-4译码器和与非门实现0123BIN/OCT(1)12EN0123BIN/OCT(2)12EN&F3&F2&F11ABC用作构成组合逻辑函数利用一些附加的门电路将最小项（n位地址输入的二进制译码器有2n个代码输入，包含n变量函数的全部最小项）恰当地组合起来,即可产生任何n变量的组合逻辑函数即二进制译码器可充当组合逻辑函数发生器。[例]用3线-8线序列码器74LS138实现下列多输出组合逻辑函数.输出的逻辑函数式为只要令74LS138的地址输入端A2=A、A1=B、A0=C，则它的各输出端就是各输入变量最小项的反函数形式。即Y0—Y7分别对应为m0—m7.解：

根据给定函数变换为最小项之和的形式运用还原律和摩根定理将函数变换为在74LS138之后再加四个与非门就可以实现这些函数。在用高电平输出有效的译码器实现组合函数时,译码器输出为各地址输入变量最小项的原函数.只要将下面的电路中的与非门换成或门就可以了概述

半导体存储器是一种通用型LSI,主要用来存放大量的二值信息，它是数字系统不可缺少的组成部分。半导体存储器种类很多，其简单分类如下：★

双极型存储器：是以双极性触发器为基本存储单元，具有工作速度快，功耗大的特点，主要用于对工作速度要求较高的场合。★

MOS型存储器是以MOS触发器为基本存储单元，它具有集成度高、功耗小、工艺简单等特点，主要用于大容量存储系统中。☆从存取信息方式上分：☆从制造工艺上分：★

只读存储器（ROM)只读存储器在正常工作时只能读出信息，而不能写入信息，ROM中的信息是在制造时写入的，可以长期保存，即断电后器件中的信息不会消失，也称为非易失性存储器。

RAM在正常工作时可以随时写入或读出信息，但断电后器件中的信息也随之消失，因此称为易失性存储器。

RAM又可以分为静态存储器SRAM和动态存储器DRAM两类，DRAM存储单元结构非常简单，它所能达到的集成度远高于SRAM,但DRAM的工作速度没有SRAM快。

存储器的存储容量和存取时间是反映系统性能的两个重要指标，存储容量越大，说明存储信息越多，系统功能越强。存取时间越短，存储器工作速度就越高。★随机存取存储器（RAM)3.6只读存储器（ROM)ROM:是存储固定信息的存储器，使用时只能读出所存的信息而不能写入数据。一、ROM分类：1、固定ROM(掩膜ROM):用户专用ROM,用户将程序代码交给IC生产商，生产商在芯片制造过程中将用户程序代码固化在IC的ROM中，用户在使用过程只能读出不能写入。2、可编程ROM(PROM)

PROM所存的数据，由用户自己根据要求写入。但是只能写一次，不允许第二次改写。

适合于小批量试产使用，有保密位，可以加密。价格较高。适合于大批量生产使用，性价比高。3、可檫除，可编程ROM（EPROM)(程序调试期间使用）

EPROM:用紫外光可以擦除ROM中全部信息。擦除时间几分钟，然后用专用编程器进行编程写入。

EEPROM:电擦除ROM，直接在编程器上用电压信号进行擦除。重新写入和擦除同步进行。擦除时间为20ms。

EAPROM:直接在系统中擦除和改写，可以擦除全部内容，也可以只擦除部分字节。正常使用只能读出不能写入。只读存储器ROM中的数据可以存储5~20年而不丢失。二、ROM工作原理1、ROM结构译码驱动MXN矩阵字X位读出放大，选择电路A1A2AnW0W1WM-1B0B1BN-1字线位线由三部分组成：☆

地址译码器☆

存储矩阵☆

读出放大，选择电路当地址译码器选中某一个字线后，该字线的若干位同时读出。212＝4096字XN位（N=8、16、32）地址码输入☆12位地址读写控制11输出缓冲VCCA1A0D1D3D2D0例：固定PROM地址译码器存储单元字线分析已存入数据的固定ROM电路。（二极管作存储单元）☆地址译码器☆存储单元地址译码器是一个与门阵列，每一个字线对应一个最小项，且是全部最小项。存储单元是一个或门阵列，每一个位线是将所对应的与项相加，是最小项之和。位线11输出缓冲VCCA1A0D1D3D2D0地址译码器存储单元☆

地址译码器（字线）和存储矩阵（位线）之间的关系。A1A0D3D2D1D000010101101010011111111001011010011111100011字线W和位线D的每个交叉点都是一个存储单元。交叉点接二极管时相当于存1，没有接二极管相当于存0。交叉点的数目就是存储单元数。存储容量＝字数X位数＝4X4交叉点还可以接三极管、MOS管等。只有W0为1其余为字线为00110有0为0，全1为1。有1为1，全0为0。★

PROM通用阵列图表示法：将字线和位线画成相互垂直的一个阵列，字线和位线的每一个交叉点对应一个存储单元，在交叉点上画一个“点”，表示该单元存“1”，否则表示该单元存“0”。★

PROM方框图：地址码与阵列字线或阵列位线与阵列是输入变量的全部最小项。不可编程。与项相加，可编程A1A0D3D2D1D0000101011010100111111110例：用二极管作存储单元的固定ROM例：用ROM实现一位全加器全加器真值表：ABCiSCO0000010100111001011101110110100100010111最小项之和表达式S=∑m(1、2、4、7）C0=∑m(3、5、6、7）画点阵图：01234567用存储器实现组合逻辑函数AB0001111001AB0001111001AB0001111001例：用ROM实现多输出函数解：写出最小项之和表达式11111111111101234567作业P3837.7、7.8、7.9、7.10、7.11、7.12、7.13、7.14前面所分析的逻辑电路，基于输入/输出都是在稳定的逻辑电平下进行的，没有考虑动态变化状态。实际上，输入信号有变