2022年北京邮电大学计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)

实用文档2022年北京邮电大学计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、下述说法中正确的是（）。I.半导体RAM信息可读可写，且断电后仍能保持记忆Ⅱ.动态RAM是易失性RAM，而静态RAM中的存储信息是不易失的Ⅲ.半导体RAM是易失性RAM，但只要电源不断电，所存信息是不丢失的IV.半导体RAM是非易失性的RAMA.I、ⅢB.只有ⅢC.Ⅱ、IVD.全错2、某机器字长32位，存储容量64MB，若按字编址，它的寻址范围是（）。A.8MB.16MBC.16MD.8MB3、计算机中表示地址时，采用（）。A.原码B.补码C.移码D.无符号数4、某机字长8位，含一位数符，采用原码表示，则定点小数所能表示的非零最小正数为（）A.2-9B.2-8C.2-7D.2-65、4位机器内的数值代码，则它所表示的十进制真值可能为（）。I.16Ⅱ.-1Ⅲ.-8V.8A.I、V、ⅢB.IⅡ、IⅣC.Ⅱ、Ⅲ、IVD.只有V6、下列关于同步总线的说法中，正确的有（）。I.同步总线一般按最慢的部件来设置公共时钟II.同步总线一般不能很长III.同步总线一般采用应答方式进行通信IV.通常，CPU内部总线、处理器总线等采用同步总线A.I，IIB.I，II，IVC.III，IVD.II，III，IV7、在下列各种情况中，最应采用异步传输方式的是（）.A.I/O接口与打印机交换信息B.CPU与主存交换信息C.CPU和PCI总线交换信息D.由统一时序信号控制方式下的设备8、下列部件中，CPU存取速度由慢到快的排列顺序正确的是（）。A.外存、主存、Cache、寄存器B.外存、主存、寄存器、CacheC.外存、Cache、寄存器、主存D.主存、Cache、寄存器、外存9、已知计算机A的时钟频率为800MHz，假定某程序在计算机A上运行需要12s。现在硬件设计人员想设计计算机B，希望该程序在B上的运行时间能缩短为8s，使用新技术后可使B的时钟频率大幅度提高，但在B上运行该程序所需要的时钟周期数为在A上的1.5倍。那么，机器B的时钟频率至少应为（）能运到所希望的要求。A.800MHzB.1.2GHzC.1.5GHzD.1.8GHz10、下列选项中，能引起外部中断的事件是（）。A.键盘输入B.除数为0C.浮点运算下溢D.访存缺贞11、在独立编址的方式下，存储单元和I/O设备是靠（）来区分的。A.不同的地址码B.不同的地址线C.不同的指令D.不同的数据线12、下列关于指令流水线数据通路的叙述中，正确的是（）。A.包含生成控制信号的控制部件B.包含算术逻辑运算部件ALUC.包含通用寄存器组和取指部件D.由组合逻辑电路和时序逻辑电路组合而成13、在计算机体系结构中，CPU内部包括程序计数器（PC）、存储器数据寄存器（MDR）、指令寄存器（IR）和存储器地址寄存器（MAR）等。若CPU要执行的指令为MOVRO，#100（即将数值100传送到寄存器R0中），则CPU首先要完成的操作是（）。A.100ROB.100→MDRC.PC→MARD.PC→IR14、下列关于一地址指令的说法正确的是（）。A.只有一个操作数B.一定有两个操作数，其中一个是隐含的，完成功能（A）OP（ACC）C.如果有两个操作数，则两个操作数相同，完成功能（A）OP（A）D.可能有两个操作数，也可能只有一个操作数15、四地址指令OPA1A2A3A4的功能为（A1）OP（A2）一A3，且A4给出下一条指令地址，假设A1，A2，A3，A4都为主存储器地址，则完成上述指令需要访存（）次。A.2B.3C.4D.5二、填空题16、一位十进制数，用BCD码表示需______位二进制码，用ASCII码表示需______位二进制码。17、对存储器的要求是________、________、________为了解决这三个方面的矛盾。计算机采用多级存储器体系结构。18、汉字的________、________、________是计算机用于汉字输入、内部处理、输出三种不同用途的编码。19、存储_______并按_______顺序执行，这是冯·诺依曼型计算机的工作原理。20、通道是一个特殊功能的______，它有自己的______专门负责数据输入输出的传输控制。21、主存储器的性能指标主要是_______、_______存储周期和存储器带宽。22、计算机软件一般分为两大类：一类叫________，另一类叫________操作系统属于________类。23、存储_______并按_______顺序执行，这是冯·诺依曼型计算机的工作原理。24、堆栈是一种特殊的_______寻址方式，它采用_______原理。按构造不同，分为寄存器堆栈和_______堆栈。25、PCI总线是当前流行的总线。它是一个高_________且与_________无关的标准总线。三、名词解释题26、辅存：27、数据帧：28、水平型微指令：29、RAM：四、简答题30、在寄存器一寄存器型，寄存器一存储器型和存储器一存储器型三类指令中，哪类指令的执行时间最长？哪类指令的执行时间最短？为什么？31、什么是中断？请说明它的特点和适用场合。32、何谓分布式仲裁方式？33、中断处理过程包括哪些操作步骤？五、计算题34、假设机器字长为16位，其中阶码6位（包含两位阶符），尾数10位（包含两位数符）。已知十进制数x=125，y=-18.125，试计算[x-y]补。（其结果用二进制真值表示，舍入时采用0舍l入法）。35、将下列十进制数表示成浮点规格化数，阶码4位（包含一位阶符），分别用补码和移码表示；尾数9位（包含一位数符），用补码表示。1）27/64。2）-27/64。36、一个Cache-主存系统，采用50MHz的时钟，存储器以每一个时钟周期传输一个字的速率连续传输8个字，以支持块长为8个字的Cache，且每个字长为32位。假设读操作所花费的时间：1个周期接收地址，3个周期延迟，8个周期传输8个字；写操作所花费的时间：1个周期接收地址，2个周期延迟，8个周期传输8个字，3个周期恢复和写入纠错码。求下述几种情况下的存储器的带宽。1）全部访问为读操作。2）全部访问为写操作。3）65%的访问为读操作，35%的访问为写操作。六、综合题37、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。试问：1）流水线的操作周期应设计为多少？2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），试分析第2条指令要推迟多少时间进行才不会出错？3）如果在硬件设计上加以改进，至少需要推迟多少时间？38、某计算机采用页式虚拟存储管理方式，按字节编址，虚拟地址为32位，物理地址为24位，页大小为8KB:TLB采用全相联映射；Cache数据区大小为64KB，按2路组相联方式组织，主存块大小为64B。存储访问过程的示意图如图所示。请回答下列问题。1）图中字段A~G的位数各是多少？TLB标记字段B中存放的是什么信息？2）将块号为4099的主存块装入到Cache中时，所映射的Cache组号是多少？对应的H字段内容是什么？3）Cache缺失处理的时间开销大还是缺页处理的时间开销大？为什么？4）为什么Cache可以采用直写（WriteThrough）策略，而修改页面内容时总是采用回写（WriteBack）策略？39、设某机器共能完成120种操作，CPU共有8个通用寄存器，且寄存器都为12位。主存容量为16K字（机器采用按字寻址），采用寄存器-存储器型指令。1）欲使指令可直接访问主存的任意地址，指令字长应取多少位？2）若在上述设计的指令字中设置一寻址特征位X，且X=0表示某个寄存器作为基址寄存器，试画出指令格式。试问采用基址寻址可否访问主存的任意单元？为什么？如不能，提出一种方案，使得指令可访问主存的任意位置。3）若存储字长等于指令字长，且主存容量扩大到64K字，在不改变硬件结构的前提下，可采用什么方法使得指令可访问存储器的任意位置。

参考答案一、选择题1、D2、C3、D4、C5、D6、B7、A8、A9、D10、A11、C12、A13、C14、D15、C二、填空题16、4717、容量大速度快成本低18、输入编码内码字模码19、程序地址20、处理器指令和程序21、存储容量存取时间22、系统软件应用软件系统软件23、程序地址24、数据先进后出存储器25、带宽处理器三、名词解释题26、辅存：一般通过输入输出部件连接到主存储器的外围设备，成本低，存储时间长。27、数据帧：串行数据传输的位格式，包括起始位，数据位，校验位，结束位和空闲位。28、水平型微指令：水平型微指令的特点是一次能定义并执行多个并行操作的微命令。从编码方式看，直接编码、字段直接编码、字段间接编码以及直接编码和字段直接和间接混合编码都属水平型微指令。其中直接编码速度最快，字段编码要经过译码，故速度受影响29、RAM：随机访问存储器，能够快速方便的访问地址中的内容，访问的速度与存储位置无关。四、简答题30、答：寄存器-寄存器型执行速度最快，存储器-存储器型执行速度最慢。因为前者操作数在寄存器中，后者操作数在存储器中，而访问一次存储器所需的时间一般比访问一次寄存器所需时间长。31、答：在计算机的运行过程中，cpu接到跟紧急的服务请求而暂停执行的现行程序转而去执行终端服务程序，已处理随机事件，执行完毕后又恢复源程序的执行；主要特点：随机性，通过执行程序处理随机事件；使用于中低速的NO管理，已处理随机事件；32、答：分布式仲裁是以优先级仲裁策略为基础的仲裁方式。它不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。当它们有总线请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则它的总线请求不予响应，并撤销它的仲裁号。最后，获胜者的仲裁号保留在仲裁总线上33、答：中断处理过程如下：⑴设备提出中断请求；⑵当一条指令执行结束时CPU响应中断⑶CPU设置“中断屏蔽”标志，不再响应其它中断请求⑷保存程序断点（PC）⑸硬件识别中断源（移到中断服务子程序入口地，址）⑹用软件方法保存CPU现场⑺为设备服务⑻恢复CPU现场⑼“中断屏蔽”标志复位，以便接收其它设备中断请求⑽返回主程序五、计算题34、64.解析：首先将x和y转换成浮点数x=125=0.11111010×2011y=-18.125=-0.10010001×20101由于jx=00，0111，因此[jx]补=00，0111，同理[-jy]补=11，1011故[jx]补=00，0111；00.11111010[-jy]补=00，0101；11.01101111下面可以按照5个步骤来做：1)对阶。求阶差：[∆j]补=[jx]补-[jx]补=[jx]补+[-jy]补。=000111+111011=000010所以y的阶码要低2，故应该y向x对齐，y尾数需要右移两位，阶码加2，如下：[y]补=000111，11.110110112）2)尾数求差。00.11111010+00.00100101（这里加的是y尾数的负数补码）01.00011111即[x-y]补=00，0111；01.00011111。3）规格化。尾数出现01.×××…x，说明需要右规一次即可，阶码加1，最后可得[x-y]补=00，1000；00.100011111（加了下画线的1为右规丢弃的1）4）舍入处理。山于右规低位丢1，因此尾数末位加1，即尾数变为00.10010000。5）溢出判断。最后阶符为00，没有溢出，最后应将[x-y]补=001000，00.10010000转换为二进制真值，即500x-y=0.10010000×2001000=0.10010000×28=1001000035、解析1）27/64=0.011011=0.11011×2-1当补码和尾数都采用补码表示时：1，111：0.11011000。阶码采用移码、尾数采用补码表示时：0.11l：0.11011000。2）-27/64=1.011011=1.11011×2-1当补码和尾数都采用补码表示时：1，11l；1.00101000。阶码采用移码、尾数采用补码表示时：0.1l1：l.00101000。36、解析：由于存储系统采用50MHz的时钟，因此每·个时钟周期为1/（50MHz）=20ns。1）当全部访问为读操作时，一次读操作所花费的时间为Tr=（1+3+8）×20ns=240ns故存储器的带宽为Br=8/Tr=8/（240×10-9）=33.3×106字/s=133.2MB/s2）当全部访问为写操作时，一次写操作所花费的时间为Tr=（1+2+8+3）×20ns=280ns故存储器的带宽为Bw=8/Tw=8/（280×10-9）=28.6×106字/s=114.4MB/s3）读/写操作合在一起的加权时间为T=240ns×0.65+280ns×0.35=254ns故存储器的带宽为B=8/T=8/（254×10-9）=31.5×106字/s=126MB/S六、综合题37、解析：1）流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑，所以T=100ns.2）两条指令发生数据相关冲突的例子如下：ADDR1，R2，R3（R2）+（R3）→R1（将寄存器R2和R3的内容相加存储到寄存器RI）SUBR4，R1，R5（R1）-（R5）→R4（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4）分析如下：首先这两条指令发生写后读（RAW）相关。两条指令在流水线中的执行情况见表。ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆（R1）。本来ADD指令应先写入R1，SUB指令后读R1，结果变成SUB指令先读R1.ADD指令后写R1，因而发生数据冲突。如果硬件上不采取措施，则第2条指令SUB至少应该推迟两个时钟周期（2×100ns），即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错，见表。3）如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）。因为在ADD指令中，运算周期就已经将结果得到了，可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。38、解析：1）页大小为8KB，页内偏移地址为13位，故A=B=32-l3=19；D=13；C=24-13=l1：主存块大小为64B，故G=6。2路组相联，每组数据区容量有64B×2=128B，共有64KB/128B=512组，故F=9：E=24-G