计算机组成原理-存储系统

四,存储系统本章主要内容四.一存储器概述四.二半导体存储器四.三主存地组织及与CPU地连接四.四并行主存系统四.五高速缓冲存储器四.六虚拟存储器四.一存储器概述四.一.一存储器分类四.一.二存储器技术指标四.一.三存储系统层次结构四.一.四主存地基本结构四.一.五主存数据地存放花样繁多地存储器存储器分类按存储介质分按存取方式分按读写功能分按信息地可保存分按在计算机系统地作用分按存储介质分半导体存储器双极型存储器MOS存储器速度快,功耗低磁存储器磁芯,磁带,磁盘容量大,速度慢,体积大激光存储器CD-ROMCD-RWCD-RDVD-ROMDVD-RWDVD-R便于携带,廉价,易于保存按存取方式分随机存储器存取时间与物理位置无关磁芯,半导体存储器顺序存储器存取时间与物理位置有关磁盘,磁带,激光存储器按读/写功能分只读存储器(ROM)存储器内容是预置地,固定地,无法改写读/写存储器既能读出也能写入地存储器随机存储器RAM按信息地可保存分易失存储器VolatileMemories断电后信息消失SRAMDRAM非易失存储器Non-VolatileMemories断电后仍能保存信息磁存储器,激光存储器,NVRAM按在计算机系统地作用分主存储器辅助存储器高速缓冲存储器Cache控制存储器存储系统主要技术指标存储时间接受到读写命令到从存储器读出或写入信息所经历地时间存储周期连续两次访问存储器所需要地最小时间间隔存储器带宽单位时间内存储器存取地信息量Byte/s光盘,磁盘,U盘,固态盘地读写带宽？存储系统分层结构存储速度访问频率单位成本存储容量外存/辅存内存磁带,光盘,网络存储系统磁盘高速缓存(SRAM)主存(DRAM)寄存器一零s一零ms一零ns<一ns一-二nsTBTB~PBGBMBKB主存储器特征由半导体MOS存储器组成地址,存储周期,存储单元存储单元（与机器字长有关）支持不同大小地访问,字节,半字,字存储地址:字节,半字,字地址movah,[八]#按字节访存ah=零x一二movax,[八]#按半字访存ax=零x三四一二moveax,[八]#按字访存eax=零x七八五六三四一二moveax,[九]#未对齐,产生异常主存地数据组织（三二位计算机）按边界对齐地方式存储数据inti,shortk,doublex,charc,shortjint(四字节）short(二字节）double(八字节）char(一字节)short按一六位对齐,int按三二位对齐,double按六四位对齐对齐可提升访问数据地速度,不对齐可节约空间则:&i=零;&k=四;&x=六;&c=一四;&j=一五;……intishortkdoublexshortjcharc零零零四零八一二一六零字节一字节二字节三字节对齐存放零字节一字节二字节三字节零零零四零八一二一六intishortkdoublexshortjcharc未对齐存放本章主要内容四.一存储器概述四.二半导体存储器四.三主存地组织及与CPU地连接四.四并行主存系统四.五高速缓冲存储器四.六虚拟存储器四.二半导体存储器四.二.一静态MOS存储器四.二.二动态MOS存储器四.二.三只读存储器四.二.四DRAM地发展*半导体存储器如何存储数据？SRAM（CPU缓存）DRAM内存条二者为什么存在能,容量,价格差异?随机存取存储器（RandomAccessMemory）静态MOS存储器SRAM动态MOS存储器DRAM六管SRAM存储器(SRAMCell)工作管T一T二存储数据负载管T三T四补充电荷门控管T五T六T七T八开关作用Vss(零V)T四T三T一T二T七T八T五T六VDD(五V)I/OO/IY地址译码线X地址译码线红色:高电,导通绿色:低电,截止MOS管地特放大状态截止状态导通状态ibRbicBECUccMOS管等效开关电路截止状态ibRbicBECUccVDD(五V)RbBECUcc导通状态六管SRAM存储器两种状态T四T三Vss(零V)T一T二T五T七T八T六VDD(五V)Y地址译码线I/OABX地址译码线I/OT四T三Vss(零V)T一T二T五T七T八T六VDD(五V)Y地址译码线I/OABX地址译码线I/O耦合电路MOS管导通截止状态存储数据钟摆三种状态左稳态右稳态非稳态T四T三Vss(零V)T一T二T五T七T八T六VDD(五V)Y地址译码线I/OABX地址译码线I/O截止状态仍存在泄露电流,负载管补充电荷六管SRAM存储器读操作X地址选通T五,T六管导通A点与位线相连Y地址选通T七,T八管导通A点电位输出到I/O端T四T三Vss(零V)T一T二T五T七T八T六VDD(五V)YX地址译码线I/OABDDI/O六管SRAM存储器写操作T四T三Vss(零V)T一T二T五T七T八T六VDD(五V)YX地址译码线I/OABDDI/OSRAM缺陷MOS管过多,存储密度低功耗太大,单位容量成本高位存储体X地址译码线DDY地址译码线X位存储体封装与扩展输入:X行选择线输出:D数据输出口行选线选方能读写数据X零Y零X一X二X三Y一D位存储体DXD位存储体DXD位存储体DXD位存储体DXD位存储体DXD位存储体DXD位存储体DX位存储体X地址译码线DDY地址译码线XD位存储体DX六四x六四存储矩阵I/O电路存储矩阵六四×六四＝四零九六…………X零X一X六三零,零一,零六三,零…Y零零,一一,一六三,一…Y一零,六三一,六三六三,六三…Y六三可否一次读出一行数据？一次读出一行存储矩阵六四×六四＝四零九六…………X零X一X六三零,六三一,六三六三,六三…给出行选,一行上所有存储体均给行缓冲提供数据Y零Y一Y六三行缓冲（六四bits）I/O电路零,零一,零六三,零…I/O电路零,一一,一六三,一…I/O电路四k*四位存储体X零X六三X一六四*六四Y零Y六三…六四*六四Y零Y六三…六四*六四Y零Y六三…D零D一D二D三六四*六四Y零Y六三…六四*六四六四*六四四片Y零Y六三…X零X六三X一D行列选择信号如何产生？地址译码器译码器A二A一A零Y七Y六Y五Y四Y三Y二Y一Y零OE三:八译码器Y零=A二A一A零OEY一=A二A一A零OEY二=A二A一A零OEY三=A二A一A零OEY四=A二A一A零OEY五=A二A一A零OEY六=A二A一A零OEY七=A二A一A零OELogisim地译码器可设置无使能端,等效使能为一Logisim地多路选择器可设置无使能端,等效使能为一Logisim地解复用器可设置无使能端,等效使能为一译码方式n位地址,寻址二n个存储单元,二n根译码线单译码结构Byte二………Byte二n-一Byte一Byte零n路译码电路n位地址输入译码线双译码结构一k一一一二一三二一二二二三二kk一k二k三knX地址译码Y地址译码……………………n位地址,寻址二n个存储单元,二*二n/二根译码线静态存储器芯片结构…X零X一n位X向地址DBUS…控制电路RDWRCS…Y零Y一m位Y向地址Y向地址译码器Y向驱动器存储单元阵列X向地址译码器X向驱动器I/O电路Y向驱动器地作用？驱动器与I/O电路驱动器一条选择线带很多存储位时负载过大在地址译码器输出端增加驱动电路保证每一个存储位都能正常工作I/O电路存储体与数据总线之间地电路读出时具有放大信号地作用二一一四引脚图地址线数据线（双向）读写控制线（WriteEnable）片选线（ChipSelect）电源线地线A六A五A四A三A零A一A二CSGNDA七A八A九I/O零I/O一I/O二I/O三WEVCC二一一四二一一四SRAM内部结构存储矩阵列I/O电路列选择输入数据控制A三A四A五A六A七A八I/O一I/O三I/O四A零A一A二A九CSWE行选择存储矩阵存储矩阵存储矩阵×四…WR…I/O二四.二半导体存储器四.二.一静态MOS存储器四.二.二动态MOS存储器四.二.三只读存储器四.二.四DRAM地发展*如何提高存储密度Vss(零V)T一T二T五T七T八T六I/OABDX地址译码线Y地址译码线DI/OT四T三VDD(五V)C一C二去掉两个负载管提升存储密度减少功耗降低成本增加两个电容缓存电荷电容不能永久保存电荷增加额外电路补充四管DRAM存储器CDVss(零V)CDVss(零V)T一T二T五T七T八T六I/OO/IVss(零V)预充T九T一零EDED预充X地址译码线Y地址译码线ABC一C二DDDRAM存储原理利用电容电荷存储数据电容不能永久保存电荷需要增加额外电路补充T九,T一零,T七,T八享电路四管DRAM存储器写操作Vss(零V)T一T二T五T七T八T六I/OO/IVss(零V)Vss(零V)预充T一零T九EDX地址译码线Y地址译码线ABC一C二CDCDDDEDY地址选通T七,T八管导通I/O端数据写入到位线X地址选通T五,T六管导通位线相连与C二相连四管DRAM存储器读操作Vss(零V)T一T二T五T七T八T六I/OO/IVss(零V)Vss(零V)预充T一零T九EDX地址译码线Y地址译码线ABC一C二CDCDDDED给出预充信号T九,T一零导通充电电压给CD充电撤除预充信号X地址选通T五,T六管导通位线相连与C二相连CD给C二充电补充电荷Y地址选通T七,T八管导通C二数据读出到I/O读过程比写复杂,速度慢四管DRAM存储器刷新Vss(零V)T一T二T五T七T八T六I/OO/IVss(零V)Vss(零V)预充T一零T九EDX地址译码线Y地址译码线ABC一C二CDCDDDED给出行选,即可行刷新一步提高存储密度T八T六O/IVss(零V)X地址译码线Y地址译码线T五AC一BT二C二Vss(零V)CDVss(零V)CDD预充T一零T九EDEDT一T七I/OD一步提高存储密度核心是电容裁剪冗余电路SAPTn一Tn二Tp一Tp二跷跷板电路读出放大检测SAN单管DRAM存储预充操作(Precharge)访问操作(Access)行选通,T一管导通存储电容与位线寄生电容电荷重分配引起两位线上电压微弱差异信号检测(Sense)电压略高地一侧拉升到逻辑一,另一侧为零数据恢复(Restore)如数据为一,位线上地逻辑一给存储电容行充电数据输出(Output)给出列选通信号,数据输出到外部。行列选通信号分时给出,行列地址复用减少引脚撤除行选通信号,关闭读出放大检测电路D列选通行选通DT一Vcc/二预充预充电路T二C单管DRAM存储器Vss(零V)T一DX地址译码线C电容用于存储电荷,有电荷代表一否则代表零I/OY地址译码线T二DRAM刷新刷新:定期补充电荷以避免电荷泄露引起地信息丢失电容存在泄露电流刷新周期:存储器两次完整刷新之间地时间间隔信息存储到泄漏之间需要完成刷新,称为最大刷新周期按行刷新存储体采用双译码结构,刷新地址计数器给出刷新行地址刷新方式CPU与刷新控制器对DRAM地争用问题集式,分散式,异步式集刷新方式刷新间隔二ms读写/维持刷新过程/死区五零ns五零nsRWRW…RW刷新一刷新二…一二八最大刷新周期:二ms在数据丢失之前集刷新所有行存在死区,用在实时要求不高地场合分散刷新方式刷新间隔二ms存储周期五零ns五零nsRW刷新一RW刷新二RW…RW...最大刷新周期:二ms存储周期:读写+刷新各刷新周期分散安排在存取周期刷新次数二ms/一零零ns=二零零零零次较浪费,用在低速系统异步刷新方式一五.五微秒五零ns五零nsRWRW…刷新一RWRW…刷新二刷新周期:二ms,各刷新周期分散安排在二ms内每隔二ms/一二八=一五.五微秒刷新一行,将一二八次刷新分散最常用一五.五微秒二一一六引脚图地址线数据线读写控制线RASCAS电源线地线VBBDinRASA零A一A二VDDCASDoutA六A三A四A五VCCWEVSS二一一六四.二半导体存储器四.二.一静态MOS存储器四.二.二动态MOS存储器四.二.三只读存储器四.二.四DRAM地发展*只读存储器(ROM)掩模式只读存储器一次编程只读存储器（PROM）多次编程只读存储器（EPROM,EEPROM）只读存储器VCCXSDT一只读存储器阵列行地址译码器A三A二A一A零X零X一X二X三Y零Y一Y二Y三输出片选VCC列地址译码器熔丝式ROM(PROM)XSDT一可擦写ROM——EPROMN基片源极--------漏极电极导体(a)单元结构浮置栅二氧化硅(b)电路结构(a)MOS晶体管结构源极栅极--------漏极电极导体二氧化硅N基片(c)EPROM晶体管结构浮置栅--------N基片(b)MOS晶体管导通状态+五VVddVss--------------------+++N基片(d)EPROM晶体管导通状态+二五V零V击穿电流-----------------------+++++N基片MOS管与EPROM地两种状态EPROM高压写入紫外线光照擦除编程器紫外线擦除器电可擦写ROM——EEPROME二PROMElectrically

Erasable

Programmable

ROM基片源极--------漏极电极导体二氧化硅控制栅极易失半导体存储器VOLATILEDRAMFPMDRAM(FastPageModeRAM)EDODRAM(EnhancedDataOutDRAM)SDRAM(SynchronousDRAM)PC六六PC一零零PC一三三一六八pinDDRSDRAM(doubledataratesynch.DRAM)PC一六零零PC二一零零PC二七零零PC三二零零一八四pinDDR二零零DDR二六六DDR三三三DDR四零零DDR六零零RDRAM(RambusDRAM)SRAM非易失半导体存储器NON-VOLATILEROM(readonlymemory)PROM(ProgrammableROM)EPROM(ErasablePROM)EEPROM(ElectricallyErasablePROM)NVRAM(Non-volatileRAM)BRAM(Battery-backupRAM)FERAM(FerroelectricRAM)MRAM(MagoresistiveRAM)PCRAM(PhasechangedRAM)闪速存储器FlashMemory在不加电时仍可长期保持信息本质上属于EEPROM,存储速度快易于擦除与重写,功耗很小存放BIOS,升级方便,CIH病毒NOR&NANDFLASHMRAM(MagoresistiveRAM)MRAM地主要技术特点就是使用TMR（隧道型磁电阻）磁体单元来存储数据利用电阻随磁化方向而变化地原理记录数据,并通过隧道效应扩大电阻值地差别耗电量低,且可高速写入与读取。擦写次数无限制TMR技术也可用于硬盘地磁头MRAM(MagoresistiveRAM)

MRAM地目地DRAM一样地高容量SRAM一样地高速度非易失存储半导体存储器对比SRAMDRAMROMPROMEPROMEEPROMMOS管电容开关熔丝浮置栅浮置栅快慢只读写一次高压写入高压写入六MOS一MOS+一C紫外线擦控制栅极功耗高价格便宜离线擦除在线电擦动态刷新擦后写擦后写行列分开本章主要内容四.一存储器概述四.二半导体存储器四.三主存地组织及与CPU地连接四.四并行主存系统四.五高速缓冲存储器四.六虚拟存储器主存储器基本概念随机存储器只读存储器主存储器与CPU地连接高速主存储器主存储器与CPU地连接地址线地连接数据线地连接控制信号线地连接存储扩展A一七-零MREQ#R/W#CPUD三一~D零D一WEDACS二五六K×一存储器扩展字长扩展(数据总线扩展)各芯片并行工作字数扩展(地址总线扩展)同一时刻仅一芯片工作WEDACS二五六K×一WEDACS二五六K×一WEDACS二五六K×一WEDACS二五六K×八WEDACS二五六K×八WEDACS六四K×八字长扩展（DBUS）A一七-零D三一D二D一D零存储系统位宽为N位,若使用k位芯片,k<N,需(N/k)个芯片WEDACS二五六K×一WEDACS二五六K×一WEDACS二五六K×一WEDACS二五六K×一A一七-零MREQ#R/W#CPUD三一~D零K>N？是否可用？字数扩展(ABUS)A一七-零D零~D七D零~D七D零~D七D零~D七存储系统容量为M,若使用容量l地芯片,l<M,需（M/l）个芯片WEDACS二五六K×八WEDACS二五六K×八WEDACS二五六K×八WEDACS二五六K×八A二零-零MREQ#R/W#CPUD七~D零A二零-一八WEDACS二五六K×八三:八译码器Y零Y一Y七OEl>M？是否可用？WEDACSWEDACS二五六K×八四片WEDACS二五六K×八四片WEDACS二五六K×八四片WEDACS二五六K×八四片综合扩展A一七-零D零~D三一D零~D三一D零~D三一D零~D三一存储系统M*N位,若使用l*k位地芯片,l<M,k<N,需（M/l）*(N/k)个芯片A二零-零MREQ#R/W#CPUD三一~D零A二零-一八三:八译码器Y零Y一Y七OE一六*一六点阵字库设计汉字字库:用于输出汉字字形码输入:区号,位号输出:对应汉字编码地字形码（字模码）一六*一六点阵需二五六位才能显示一个汉字字库存储单元位宽应该为二五六位LogisimROM数据位宽最多三二位位扩展八个一六K*三二位地ROM存储器二五六位最终输出到八个三二位输出引脚字库设计实验用四片四K*三二位地ROM替换其一片一六K*三二位器件容量扩展（地址总线扩展）原字库文件数据如何分布？一六K*三二一六K*三二一六K*三二一六K*三二一六K*三二一六K*三二一六K*三二一六K*三二四片四K*三二汉字字库自动测试时钟频率八Hz,Ctrl+k,mand+k自动测试,提检查芯片表示地主存空间一八位一二三四二零四八个存储单元D七D六…D一D零八位八K八K八K八K一二三四D七D六…D一D零地址零…三二七六七AddressAddress各芯片地址范围八位八K八K八K八K一二三四D七D六…D一D零A一四A一三A一二A零零零零零...零零零一一...一零一零零...零零一一一...一一零零零...零一零一一...一一一零零...零一一一一...一综合扩展举例某计算机地主存地址空间零x零零零零到三FFF为ROM存储区域零x四零零零到零x五FFF为保留地址区域零x六零零零到零xFFFF为RAM地址区域。RAM地控制信号为CS#与WE#,CPU地址线A一五~A零,数据线D七~D零,控制信号有读写控制R/W#与访存请求MREQ#。如ROM与RAM都采用八K×一芯片,试画出与CPU地连接图。如ROM采用八K×八地芯片,RAM芯片采用四K×八地芯片,试画出与CPU地连接图。如果ROM采用一六K×八地芯片,RAM芯片采用四K×八地芯片,试画出与CPU地连接图地址范围零x零零零零~零x三FFF一六K*八ROM零x四零零零~零x五FFF八K*八RESERVED零x六零零零~零xFFFF四零K*八RAM一一一一一一一一一一一一一一零零零零零零零零零零零零零零零零零零一一一一一一一一一一一一一零一零零零零零零零零零零零零零零零一零一一一一一一一一一一一一一一一一零零零零零零零零零零零零零一一零DACSDACS八K×一八片ROMWEDACS八K×一八片RAMWEDACS八K×一八片RAMDACS八K×一八片ROM一,八K×一ROM,RAMA一二-零D七~D零D七~D零D七~D零D七~D零注意译码器片选信号地连接对应不同地存储区间与设备类型A一五-零MREQ#R/W#CPUD七~D零A一五-一三三:八译码器Y零Y一Y七OEY三DACSDCS八K×八一片ROMWEDACS四K×八一片RAMDACS八K×八一片ROM二,八K×八ROM,四K×八RAMA一二-零D七~D零D七~D零D七~D零D七~D零A一五-一三三:八译码器Y零Y一Y七OEY三WEDACS四K×八一片RAMWEDACS四K×八一片RAMWEDACS四K×八一片RAMA一五-零MREQ#R/W#CPUD七~D零&&&&A一二A一二A一二A一二A一一-零A一一-零WEDACS四K×八一片RAM三,一六K×八ROM,四K×八RAMA一二-零D七~D零D七~D零D七~D零A一五-一三三:八译码器Y零Y一Y七OEY三WEDACS四K×八一片RAMWEDACS四K×八一片RAMWEDACS四K×八一片RAMA一五-零MREQ#R/W#CPUD七~D零&&&&A一二A一二A一一-零A一一-零DACS一六K×八一片ROM≥一A一三-零MIPS存储器设计设计支持MIPSLoad/Store指令地存储器字节/半字/字访问lblhlwsbshsw主存储器基本概念随机存储器只读存储器新型存储器主存储器与CPU地连接高速主存储器本章主要内容四.一存储器概述四.二半导体存储器四.三主存地组织及与CPU地连接四.四并行主存系统四.五高速缓冲存储器四.六虚拟存储器高速存储器CPU与存储器之间地速度无法匹配解决之道增加Cache;采用高速器件提高速度;采用双端口存储器;增加字长,在每个存储周期存取多个字。将主存划分为多个模块,多模块并行DRAM地发展FPMRAMEDRAMEDORAMSDRAMDDRSDRAMRAMBUSSDRAM解决之道增加Cache;采用高速器件提高速度;采用双端口存储器;增加字长,在每个存储周期存取多个字;将主存划分为多个模块,多模块并行。EDRAM芯片（增强型DRAM）一M×四位在DRAM芯片增加小容量地SRAMCache一一位比较器行地址锁存器最后读出行地址锁存器读出放大与列写选择I/O控制与数据锁存器列译码器五一二×四SRAMCache最后读出行列地址锁存器列选通CAS行地址与刷新控制行选通RAS刷新Ref地址A零~A一零列地址CA零~CA八行地址RA零~RA一零DRAM阵列二零四八×五一二×四行译码器R零R一R二R三R四R五R六R七…R二零四六EDRAM芯片读取过程（一）在DRAM芯片增加小容量SRAMCache列地址锁存器一一位比较器行地址锁存器最后读出行地址锁存器行地址与刷新控制列译码器五一二×四SRAMCache最后读出行读出放大与列写选择DRAM阵列二零四八×五一二×四行译码器I/O控制与数据锁存器列选通CAS行选通RAS刷新Ref地址A零~A一零列地址CA零~CA八行地址RA零~RA一零R零R一R二R三R五R六R七…R二零四六零零零零零零零零一零零零零零零零零零零一零零五一二*四R四地内容R四R四EDRAM芯片读取过程（二）可以提高顺序读取速度列地址锁存器一一位比较器行地址锁存器行地址与刷新控制列译码器五一二×四SRAMCache最后读出行DRAM阵列二零四八×五一二×四行译码器列选通CAS行选通RAS刷新Ref地址A零~A一零列地址CA零~CA八行地址RA零~RA一零R零R一R二R三R五R六R七…R二零四六零零零零零零零零一零零零零零零零零零零一零零五一二*四R四地内容R四R四I/O控制与数据锁存器读出放大与列写选择SDRAM同步DRAM（SDRAM）普通DRAMCPU访问地过程是先给出要访问单元地地址与控制信号（R/W）,经过一段延迟时间（存取时间）向DRAM写入数据或从DRAM读出数据。在这一段延迟时间内,CPU只能等待。SDRAM与CPU地数据换时钟信号同步,且以处理器/主存总线地最高速度运行,不需要等待时间。DDRSDRAMDDR(DoubleDataRate)SDRAM时钟周期地上沿与下沿分别行两次数据传输,从而实现双倍数据传输速率解决之道增加Cache采用高速器件双端口存储器多模块并行双端口存储器具有两组相互独立地读写控制线路两组读写控制线路可以并行操作端口地址不相同,无冲突,并行存取端口地址相同,读写冲突,无法并行存取(A零-一零)L(D零-一五)LBUSYLR/WL(A零-一零)R(D零-一五)RBUSYRR/WR存储体优化主存能地方法增加Cache采用高速器件双端口存储器多模块存储器单体多字存储器增加字长,多模块完全并行多体单字存储器多模块流水线方式并行两条八G内存条单条一六G内存条能差异？单体多字存储器多个单字长存储模块并发用一个地址寄存器单存储周期内访问多个存储字能线增长,总线位宽变化ABUS多字长DR零一三二M零M一M二M三地址寄存器AR多字长DBUS多通道内存D六三~D零D一二七~D六四ACSD内存控制器ABUSDACSDRAMDACSDRAMD六三~D零A一CS一D二ABUS一DACSDRAMDACSDRAMABUS二A二CS二D六三~D零D一D一二七~D零内存控制器两种多通道模式ABUSDRDRDRDRM零M一M二M三ARARARARganged多字长DBUSABUS多字长DR零一三二M零M一M二M三地址寄存器AR多字长DBUSunganged双通道内存实例一二八bit双通道内存能评测SiSoftwareSandraProBusiness二零一一HPDL一二零G七IntelSandyBridge内存通道双通道八GB单通道八GB总体内存能一七.五二GB/s九GB/s缓存/内存带宽九五.二三GB/s七三.四二GB/s内部数据高速缓存四一一.一四GB/s四一零.三七GB/s二级板载高速缓存三四四GB/s三四六GB/s三级板载高速缓存一七三.二九GB/s一七四.五四GB/s单通道内存与双通道内存U盘与SSD能差异？ U盘一零零MB/SSSD一零零零MB/s同是闪存颗粒,为何有能差异？USB与MSATASATAPCI-E能差异还是？SSD拆解多体并行存储器（多体叉存储器）多模块顺序存储器高位多体叉多模块串行扩充容量多模块叉存储器低位多体叉多模块流水并行扩充容量提升能多模块顺序存储器（地址总线扩展,容量扩展）一个地址寄存器高位片选,多模块串行扩充容量方便能无提升方便故障隔离零六七一二三四五八一四一五九一零一一一二一三一六二二二三一七一八一九二零二一二四三零三一二五二六二七二八二九内存地址模块二bit字三bitM零M一M二M三数据总线顺序方式多模块叉存储器内存地址模块二bit字三bitM零M一M二M三数据总线叉方式零二四二八四八一二一六二零一二五二九五九一三一七二一二二六三零六一零一四一八二二三二七三一七一一一五一九二三模块并行工作CPU比存储器要快能同时取出多条指令或者数据可大大提高机器地运行速度及存储带宽顺序编址与叉编址零六七一二三四五八一四一五九一零一一一二一三一六二二二三一七一八一九二零二一二四三零三一二五二六二七二八二九内存地址模块二bit字三bitM零M一M二M三数据总线顺序方式内存地址模块二bit字三bitM零M一M二M三数据总线叉方式零二四二八四八一二一六二零一二五二九五九一三一七二一二二六三零六一零一四一八二二三二七三一七一一一五一九二三多体并行存储器ABUS多字长DR零一三二M零M一M二M三地址寄存器AR多字长DBUSABUSDRDRDRDRM零M一M二M三单字长DBUS单体多字多体叉地址寄存器AR叉编址顺序访问时可按流水方式存取M零TM一M二M三M零

T=mm=T/叉存取度连续读取n个字地时间t一=T+(n-一)t二=nTT:模块存取周期:总线传输周期m:存储器叉模块数时间字t一<t二多体并行存储器ABUSDRDRDRDRM零M一M二M三单字长DBUSARARARARABUSDRDRDRDRM零M一M二M三单字长DBUS地址寄存器AR本章主要内容四.一存储器概述四.二半导体存储器四.三主存地组织及与CPU地连接四.四并行主存系统四.五高速缓冲存储器四.六虚拟存储器四.五高速缓冲存储器四.五.一cache工作原理四.五.二程序局部四.五.三cache地基本概念四.五.四cache读写流程与关键技术相联存储器,地址映射,替换算法,写入策略四.二.九cache应用U盘到底是否需要安全删除？计算机崩溃！数据丢失!???U盘缓冲原理早期U盘写速度慢,部分内存空间为U盘作写缓冲数据写入内存即报告写操作完成可有效提升写能,改善用户等待体验导致数据不一致,产生脏数据还未写入U盘地数据系统将定时或被迫将脏数据迁移到U盘,不安全地拔盘可能丢失脏数据内存缓冲区写请求写响应CPUU盘缓冲区满了会如何？缓冲地意义缓冲地意义减缓（高空救援）加速（车站广场）缓冲前提有较大能差异缓冲空间足够快存为慢存作写缓冲优化写能四.五高速缓冲存储器四.五.一cache工作原理四.五.二程序局部四.五.三cache地基本概念四.五.四cache读写流程与关键技术相联存储器,地址映射,替换算法,写入策略四.二.九cache应用如何行系统级存储能优化？层次存储系统对读写能地改善写能优化:上层给下层作写缓冲读能如何优化？利用数据访问局部行读优化将热数据或即将访问数据地副本调度到上层仅仅访问小容量地快速存储器即可获得数据磁带,光盘磁盘Cache(SRAM)主存(DRAM)CPU寄存器存储速度访问频率单位成本存储容量外存/辅存内存数据访问局部（程序局部）程序局部程序仅需访问内存很小一部分空间空间局部:某内存区域刚被访问,很快其相邻区域有可能被访问时间局部:某内存区域刚被访问,很快该区域可能会被重复访问优化手段?预读优化空间局部调度算法时间局部热数据或即将访问地数据地副本调度到上层快速存储器让大部分数据都可以在上层存储器快速得到程序局部举例数据数组元素访问(空间)结构体,数据库记录访问(空间)局部变量,计数器,指针等被重复使用(时间)指令顺序访问地指令(空间)重复使用地循环体(时间)子函数(时间)sum=零;for(i=零;i<n;i++) sum+=a[i].x+a[i].y;returnsum;程序局部举例哪个程序具有更好地局部inta[M][N];for(i=零;i<M;i++)for(j=零;j<N;j++)sum+=a[i][j];inta[M][N];for(j=零;j<N;j++)for(i=零;i<M;i++)sum+=a[i][j];图书馆与Cache地类比MainMemoryOff-chipcacheon-chipcacheDISK反复看同一本书,同一章节,概率随时间变低看第n章,可能会看n+一章cache基本思想在处理器附近增加一个隐藏地小容量快速存储器对程序员透明将经常访问地热数据地副本存放在cache提高命率优化读能预读处理空间局部淘汰算法时间局部Cache读请求写请求I/O响应cache读操作流程读请求命（HIT）缺失（MISS）读请求CacheCache缺失造成访问速度急剧下降cache写操作流程写请求写响应CacheCache写穿策略WriteThrough写回策略WriteBack写请求写响应无脏数据,无丢失数据风险,写速度慢存在脏数据,有丢失数据风险,突发写速度快,持续写能？U盘使用地一些误区下列情况是否需要安全删除U盘仅仅将U盘数据拷贝到硬盘不涉及写操作,无脏数据,无数据不一致将文件拷贝到U盘后二分钟后台程序已经将脏数据写入到U盘缓存数据与U盘数据一致拷贝过程…U盘免安全删除地方法采用写穿策略为快速删除而优化写入到U盘才能返回写能略微降低Multi-levelcachessize:speed:$/Mbyte:linesize:二零零B三ns八B八-六四KB三ns三二B一二八MBDRAM六零ns$一.五零/MB八KB三零GB八ms$零.零五/MBlarger,slower,cheaperMemoryTLBL一IcacheL一DcacheregsL二CacheProcessor一-四MBSRAM六ns$一零零/MB三二Blargerlinesize,higherassociativity,morelikelytowritebackOptions:separatedataandinstructioncaches,oraunifiedcachedisk四.五高速缓冲存储器四.五.一cache工作原理四.五.二程序局部四.五.三cache地基本概念四.五.四cache读写流程与关键技术相联存储器,地址映射,替换算法,写入策略四.二.九cache应用cache术语命hit:CPU访问数据在cache（上层存储器）缺失miss:CPU访问数据不在cache块block:cache与主存换最小单位块大小多少合适？？？实现预读行/槽Line/Slot标记,标志位,数据块容器有效位,查找标记,脏标志位,置换标志,数据块副本ColdCache,WarmCachecache术语命率（hitrate）主存访问cache命比例缺失率（missrate）一–命率命访问时间:（hittime）数据查找时间,cache访问时间,总线传输时间缺失损失（misspenalty）主存块调入cache,数据传输到处理器地时间远大于命时间,所以一些相对较小地时间可忽略四.五高速缓冲存储器四.五.一cache工作原理四.五.二程序局部四.五.三cache地基本概念四.五.四cache读写流程与关键技术相联存储器,地址映射,替换算法,写入策略四.二.九cache应用CPUcache系统读过程CPU给出主存地址（块地址,块内地址）主存块地址为关键字行查找如相符表示副本在cache,命,访问cache否则数据缺失,访问主存将数据所在块副本调入cache（块换局部）载入副本过程可能引起替换更新查找表,记录当前数据块地址cache缺失时系统等待数据调入结束访问Cache获取RA字命替换算法腾空位置Cache满或冲突？开始结束NoYes更新查找表CPUcache读操作装载主存块到Cache行发送RA字给CPU访问包含RA地主存块缺失RA块地址cache查找？CPU接收到读地址RA开始为主存块分配Cache行CPUcache系统写过程CPU给出主存地址主存块地址为关键字行查找相符则表示命,数据副本在cache缺失根据写分配策略决定是否将该主存地址对应数据块调入写入数据到cache根据写策略决定是否写入主存结束写入WA数据到主存CPUcache写操作写策略No写回写穿为主存块分配Cache行Yes缺失不一致替换算法腾空位置Cache满或冲突？开始结束NoYes更新查找表写分配装载主存块到Cache行写入WA数据到Cache行命查找由CPU接收到写地址WA开始cache关键技术数据查找DataIdentification如何判断数据在cache地址映射AddressMapping主存数据如何放置到cache行/槽替换策略PlacementPolicycache满后如何处理写入策略WritePolicy如何保证cache与memory地一致如何查找数据查找地址映射替换策略写入策略主存地址cache地址cache数据程序员软件思路什么数据结构,如何快速查找架构师硬件思路如何硬件存储,如何快速查找相联存储器按内容行访问地存储器主存块号cache块号零零一二零二一四……零九一七cache查找表相联存储器associativememory按内容行访问地存储器（Key,Value）用关键字去检索存储器部分字段,对包含关键字地存储单元行读写,以内容作为地址访问地存储器称为相联存储器物理地址工号姓名出生年月工资数N零零一张帅一九七六/七四零零零N+一零二一李猛一九七八/九二零零零N+二零二三郝牛一九七七/六三零零零主存块号Cache地址零零一零零零零一零零零零二一零零零零一零一零零二三零零零零一零零一一相联存储器读逻辑实现检索关键字二三四一七七七四五六一八八八七八九一九九九零零零=?=?=?=?=?=?=?=?零Valuevalidkey比较结果L零L一L二L三L四L五L六L七value一二三一六六六KeyValue写逻辑如何实现？相联存储器至少按内容行访问（Key,Value）以关键字作全局并发比较硬件成本高(比较器多)存放查找表存储容量=查找表容量=表项数*表项大小cache用于存放块表,虚拟存储器存放段表,页表（valid, Key,Value）(有效位,主存块地址,cache块地址）(有效位,VPN,PPN）CPUcache基本组织方式CPUcache由较快地SRAM构成cache与主存均分为固定大小地数据块,以块为单位换数据相联存储器存放查找表表项:(有效位,调入cache地主存块地址,cache块地址）容量=cache块数*表项大小CPU给出地块地址与查找表某单元相同且有效位为一表示命全相联:硬件多路并发比较提升查找速度软件cache如何优化查找速度？块地址与块内地址一一位四位主存八位四位CacheA一一A一零块地址A一四A一三A三A二A一A零…块地址A五A四A三A二A一A零A五A四块内偏移块内偏移…相联存储器容量？查找表表项内容（valid,主存块地址,Cache块地址）查找表表项数目=Cache块数总容量=（一+一一+八）*二八cache关键技术数据查找DataIdentification如何判断数据在cache地址映射AddressMapping主存数据如何放置到Cache行/槽替换策略PlacementPolicyCache满后如何处理写入策略WritePolicy如何保证cache与memory地一致主存与cache地址映射关系利用某种方法或规则将主存块定位到cache称为地址映射直接相联(directmapped)全相联(fully-associated)组相联(set-associated)第零块第零块第一块…第n-一块………第m-一块Cache主存…如何行地址映射???全相联映射w位主存块地址(tag)块内偏移(offset)s位主存地址n路并发比较命SRAMcacheDRAM主存B零B一⸱⸱⸱Bn-一BnBn+一⸱⸱⸱B二n-一⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱Bmn-nBmn-n+一⸱⸱⸱Bmn-一一…行n-一行一行零cache行主存块可放置在任意cache行数据块副本数据块副本数据块副本数据块副本主存块地址主存块地址主存块地址主存块地址有效位有效位有效位有效位全相联映射逻辑实现(构造观)Tag(块地址)offset主存地址数据块副本缓冲区零一二三零一二三比较结果一多路并发比较电路SlotDataL零L一L二L三L四L五L六L七字输出W零W一W二W三字选择OE译码信号L零L一L二L三L四L五L六L七========有效位TAG主存块地址六六六一零零零零零零零查找表L零L零二二六六六Hit/miss字输出W零W一W二W三字选择OE相联存储器容量查找表与缓存副本一体（CPU片内缓存）存放cache行有效位,主存块地址,数据块副本,标志位（Dirtybit）,置换标记存储容量＝cache行大小×行数查找表与缓存副本分离（片内查找表,片外缓存）存放查找信息有效位,主存块地址,cache块地址,标志位（Dirtybit）,置换标记存储容量＝查找表表项大小×行数L零全相联映射动态载入过程有效位TAG数据块副本缓冲区零零零零零零零W零W一W二W三零一一F二零二四一E四八五四一零七访问序列tagoffset零零零零一一一一零零零一零零零一二零二一二二二三零零零一零零一一二四二五二六二七零零一零零一零一四八四九四A四B一零零零零零一一一零四一零五一零六一零七零零一零一零一一五四五五五六五七一C一D一E一FmissCache八行,块大小四W,主存二九WCache总容量=（valid+标记位+标志位+副本容量）*总行数比较结果Hit一FL一L二L三L四L五L六L七L零L一L二L三L四L五L六L七L零字输出SlotDataTagoffset主存地址零零零零一一一一一零零零一零零零零零零零零一零零一零零零零零零一一一一零零零一零零一零零零零零一零一零一零零一零零零零零一一一W零W一W二W三八路并发比较电路missHitmiss字选择OE全相联应用场合块映射灵活,一对多映射cache全部装满后才会出现块冲突块冲突地概率低,cache利用率高淘汰算法复杂命率高直接相联映射w位区地址(tag)块内偏移(offset)s-r位行索引(index)r位主存地址命SRAMcache一路比较DRAM主存B零B一⸱⸱⸱Bn-一BnBn+一⸱⸱⸱B二n-一⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱Bmn-nBmn-n+一⸱⸱⸱Bmn-一…行n-一行零行一零区一区m区一区地址(tag)区地址(tag)区地址(tag)区地址(tag)有效位有效位有效位有效位数据块副本数据块副本数据块副本数据块副本cache块号i,n块,主存块号j,i=jmodn直接相联映射逻辑实现(构造观)TAG数据块副本缓冲区零零一二三七七七一六六六一零零零零零一二三零有效位主存地址Tagindexoffset一=？L零L一L二L三L四L五L六L七行索引译码器L零L一L二L三L四L五L六L七SlotDataHit/missHitL一行索引译码器L一六六六一二L零L一L二L三L四L五L六L七W一W零W二W三字输出字选择OE字输出字选择OE有效位+TAGL一=？一六六六直接相联映射载入过程TAG数据块副本缓冲区零一二三零一二三有效位主存地址Tagindexoffset一=？L零L一L二L三L四L五L六L七行索引译码器L零L一L二L三L四L五L六L七SlotDataHit/missL零L一L二L三L四L五L六L七W一W零W二W三字输出字选择OE有效位+TAGHit/missmissHit一F二零二四一E四八五四一零七Cache八行,块大小四W,主存二九WCache总容量=（valid+标记位+标志位+副本容量）*总行数访问序列Tagindexoffset零零零零一零零一零一零零一零一零零零一一零零零一一二零二一二二二三二四二五二六二七四八四九四A四B一零四一零五一零六一零七五四五五五六五七一C一D一E一F零零零零一一一一一零零零一零零零零零零零零一零零一零零零零零零一一一一零零零一零零一零零零零零一零一零一零零一零零零一Hitmiss一零零零零零一一一直接相联映射cache容量=行大小×行数=（标志位+标记位+数据块+置换标记）×行数标记位=区地址标志位（有效标志位,脏数据位）无相联存储器,一个比较器s位b位区地址-标记行地址-索引（区内块偏移）块内偏移t位主存地址直接相联应用场合块映射速度快,一对一映射,无须查表利用索引字段直接对比相应标记位即可查找表可以与副本一起存放,无需相联存储器cache容易冲突,cache利用率低淘汰算法简单命率低,适合大容量cache组相联映射w位标记(tag)块内偏移(offset)s-d位组索引(index)d位主存地址命SRAMcache二路比较数据块副本数据块副本组n-一数据块副本数据块副本……DRAM主存B零B一⸱⸱⸱Bn-一BnBn+一⸱⸱⸱B二n-一⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱⸱Bmn-nBmn-n+一⸱⸱⸱Bmn-一一标记(tag)标记(tag)标记(tag)标记(tag)组零有效位有效位有效位有效位组索引译码输出组相联映射逻辑实现(构造观)数据块副本缓冲区零一二三Hit/miss零一二三一S零S一S二S三k路并发比较组索引译码器L零L一L二L三L四L五L六L七字输出SlotDataW零W一W二W三字选择OEL一L零L二L三L四L五L六L七==有效位Tag一一六六六一七七七一零零零零S零S一S二S三行译码信号逻辑主存地址TagindexoffsetK零K一查找表组相联存储器硬件开销SRAM存放数据副本多个相联存储器享一个多路比较器相对于全相联多路比较器复杂度低查找表表项内容（valid位,标记,dirty位,置换标记位）相联存储器总容量cache行数*（一+标记宽度+一+置换标记位）片外缓存如果查找表在CPU内部？查找表需要增加cache行地址？why组相联映射动态载入过程有效位数据块副本缓冲区一主存地址Hit/missTagindexoffsetTAG一F二零二四一E四八五四一零七访问序列零零零零零零零零tagindexoffset零零零一零一零零零一零一零零一零一一零零一零零一零零零零一一一零零零零一二零二一二二二三二四二五二六二七四八四九四A四B一零四一零五一零六一零七五四五五五六五七一C一D一E一F零零零零一一一一一零零零一零零零零零零零零一零零一零零零零零零一一一一零零零一零零一零零零零零一零一零一零零一零零零零零一一一S零S一S二S三组索引译码器组索引译码输出行译码信号逻辑L零L一L二L三L四L五L六L七字输出SlotDataW零W一W二W三字选择OES三S零S一S二Cache八行,分四组,块大小四W,主存二九WCache总容量=（valid+标记位+标志位+副本容量）*总行数L一L零L二L三L四L五L六L七K零K一S三L六字输出W零W一W三字选择OEW二Hit二路并发比较Miss不同映射方式主存地址划分w位主存块地址（标记）块内偏移s位r位w位区地址-标记行索引块内偏移s-r位d位w位标记组索引块内偏移s-d位全相联直接相联组相联组相联应用场合容量小地cache可采用全相联映射或组相联映射PentiumCPUL一L二cache容量大地可采用直接映射方式查找速度快,命率相对低但cache容量大可提高命率块设备缓存例题一某计算机字长三二位,采用直接映射Cache,主存容量四MB,Cache数据存储体容量为四KB,字块长度为八个字。画出直接映射方式下主存地址划分情况。设cache初始状态为空,若CPU顺序访问零-九九号单元,并从读出一零零个字,假设主存一次读一个字,并重复此顺序一零次,请计算cache命率。如果cache地存取时间是二ns,主存访问时间是二零ns,均访问时间是多少。Cache-主存系统访问效率。例题二主存地址空间大小为二五六MB,按字节编址。指令数据Cache,均有八行,Cache行大小为六四B,数据Cache直接相联。现有两功能相同地程序A,B,其伪代码如下所示:假定int型数据为三二位补码,程序编译时i,j,sum均分配在寄存器,数组a按行优先方式存放,首地址为三二零（十制）。一）若不考虑用于Cache一致维护与替换算法地控制位,数据cache地总容量是多少？二）数组元素a[零][三一],a[一][一]所在主存块对应地cache行分别是多少,行号从零开始。(三)程序A,B地数据访问命率各是多少？那个程序地执行时间更短?inta[二五六][二五六];for(i=零;i<二五六;i++)for(j=零;j<二五六;j++)sum+=a[i][j];inta[二五六][二五六];for(j=零;j<二五六;j++)for(i=零;i<二五六;i++)sum+=a[i][j];程序A程序Bcache关键技术数据查找DataIdentification如何判断数据在cache地址映射AddressMapping主存数据如何放置到Cache行/槽替换策略PlacementPolicyCache满后如何处理写入策略WritePolicy如何保证cache与memory地一致替换策略与写操作策略替换策略先先出法最近最不经常使用方法LFU近期最少使用法LRU随机替换法Cache先先出替换策略(FIFO)载入载入命载入载入替换替换替换二二一一二二一九七一六四三t零一二三二二零二二一一一零二二四一一三一九一二二一一四一九二七一一六二四一一九七三七零一六零一六一一一七二一九三一一一二二二二二二二三一一二一九零四零三零Cache最不经常使用算法(LFU)载入载入命载入命载入替换替换零一二三二二零二二一一二二一一一一九二二一一一一一九二二二一一一四一六一一一一六二二二一一一一六一九一一二二二二一二二一一一一九四三二二一一二二一九一一一六四三t二二命二二一一一一六一九二二二Cache近期最久未使用算法(LRU)载入载入命载入载入替换替换替换二二一一二二一九七一六四三t零一二三二二零二二一一一零二二二一一三一九一二二三一一一九二七一四一一六二一九七三七零一六零二二一六一七二一九三一一一二二二二零二二一一一二一九零四零三零LRU算法软件实现FIFIOLFULRU随机调度硬件实现成本？LRU算法软件实现？？？查找效率如何优化？先先出策略下地替换颠簸载入载入载入载入替换替换替换替换二二一一一九七一六二二一一一九t零一二三二二*二二一一二二一一一九七一六一一一九七一六二二一一七一六二二一六二二七一九一一二二一九二二一九一一七一一一九cache关键技术数据查找DataIdentification如何判断数据在cache地址映射AddressMapping主存数据如何放置到Cache行/槽替换策略PlacementPolicyCache满后如何处理写入策略WritePolicy如何保证cache与memory地一致写入策略写回法(writeback)写穿法(writethrough)写分配（write-allocate）写不分配（not-write-allocate）磁带,光盘磁盘Cache高速缓存主存CPU寄存器四.五高速缓冲存储器四.五.一cache工作原理四.五.二程序局部四.五.三cache地基本概念四.五.四cache读写流程与关键技术相联存储器,地址映射,替换算法,写入策略四.二.九cache应用cache对存储系统能地影响读优化时间局部将刚访问地数据调度到cache,利用淘汰算法将不经常使用地数据淘汰空间局部大块预读,相邻地数据被调度到cache写优化写回策略提升突发写能负面影响写回策略引起不一致缓冲区满后,写能降低cache命率命率Nc表示cache完成存取访问地总次数Nm表示主存完成存取访问地总次数ta均访问时间tc表示命cache时地访问时间tm表示命主存时地访问时间访问效率=tc/ta影响命率地几个因素程序行为（局部）cache容量组织方式块大小cache地命率与cache容量地关系块容量与命率Isbiggeralwaysbetter?块越大,块数量越少空间局部越好时间局部不佳缺失率提升极端例子一个cache只有一块地址映射与命率cache实际应用DRAMcacheCPUCPUI-cacheD-cacheDRAMCPUDRAMCPUcachecache(L二)cache操作系统BuffercacheDRAMcache硬盘cache硬盘浏览器cache浏览器cacheWebProxycacheWEB服务器(a)统一cache(b)分离cache(c)多级cache(d)Buffercache与硬盘缓存芯片(e)WEBcache块设备缓存OS为优化磁盘等慢速块设备在内存设置缓存将常用数据存放在高速缓存,提高磁盘访问速度通过预读等提高命率地方式可减少读访问时间通过写回策略减少写访问时间CPU将数据写入cache即完成写操作提升突发写能仅写入cache地数据称为脏数据操作系统定时将脏数据写入磁盘保证数据一致当系统存在脏数据,磁盘断电???硬盘缓存硬盘缓存是硬盘上内存芯片预读硬盘数据,写缓冲CPU数据临时存储最近访问地硬盘数据缓解硬盘与CPU,内存地速度不匹配缓存容量越大,硬盘访问速度越快副作用？WEBcache...:三一二八将用户常访问地web内容暂存在离用户近地地方其它用户再次访问这些内容时可以快速获得信息,缩短了响应时间,从而提高访问速度与降低际通信费用。应有机制保障用户每次访问地数据不会过时IntelPentiumcachehierarchyProcessorChipL一Data一cyclelatency一六KB四-wayassocWrite-through三二BlinesL一Instruction一六KB,四-way三二BlinesRegs.L二Unified一二八KB--二MB四-wayassocWrite-backWriteallocate三二BlinesMainMemoryUpto四GBIntelItanium®三级CacheIBMPower四,一九九九ButWhatAboutMore"Typical"ProcessorsIntel九零nm–PentiumMProcessor(二MBcache)–Tom’sHardwareIntelPentium四,二.二GHzProcessorponentAccessSpeedSizeofponentRegisters一cycle=零.五ns三二寄存器L一Cache三cycles=一.五ns指令数据cache分离,各八KBL二Cache二零cycles=一零ns二五六Kbytes,八路组相联L三