(2.7)-第4章 EDA技术及应用提高篇总结复习

第4章EDA技术及应用提高总结复习4.4CORDIC算法的应用设计内容提要

CORDIC算法的应用设计：系统设计要求；CORDIC算法简介；CORDIC算法推导；CORDIC算法实现结构；CORDIC算法编程思路；VHDL程序设计；仿真结果验证。4.4.1CORDIC算法的应用设计(1)二、CORDIC算法简介在现代信号处理中，经常会遇到三角函数、超越函数和坐标转化等问题。传统的实现方法有查找表、多项式展开等方法。这些方法在精度、速度、简单性和效率方面往往不能兼顾，而CORDIC算法则可以很好地兼顾这几方面的要求。一、系统设计要求

CORDIC是坐标旋转数字计算机(CoordinateRotationsDigitalComputer)的英文字头缩写，它于1959年由J.Volder提出，首先应用于导航系统，使得矢量的旋转和定向运算不需要做复杂运算。CORDIC算法的基本思想是通过一系列固定的、与运算基数相关的角度偏摆来逼近所需的旋转角度。可通过该算法的圆周模式、双曲线模式、线性模式等不同的实现模式，来计算乘除、平方根、正弦、余弦、反正切向量旋转以及指数运算等。由于基本运算单元只有移位与加减法，这就为CORDIC算法的FPGA实现打下了良好的基础。1971年，J.Walther提出了统一的CORDIC算法，把圆周旋转、双曲线旋转、线性旋转统一到同一个CORDIC迭代方程中，为用统一的硬件实现多功能CORDIC算法奠定了理论基础。三、CORDIC算法推导CORDIC算法包含圆周系统、线性系统、双曲系统三种旋转系统。图1坐标旋转图图1坐标旋转图如果圆周的半径为R，

平面坐标与旋转坐标之间存在如下关系：

(1)

(2)

所有迭代角之和等于旋转角度，亦即

每一步旋转角度

，

，因此

(3)经过N次迭代后，有

(4)其中K为增益因子，当N=+∞时有

(5)在旋转模式中，Z为初始化需要旋转的角，当Z旋转变为0时，公式变化如下：

(6)经过N次迭代后，CORDIC公式的输出变为

(7)其中，

如果

则N次迭代后有

(8)从式(8)的分析可以看出，CORDIC算法在圆周系统的旋转模式可以用来计算一个输入角度的正弦值、余弦值和正切值，此外还可将极坐标变换为平面坐标。四、CORDIC算法实现结构CORDIC算法的实现有两种结构方案：迭代结构和流水线结构。基于迭代结构的CORDIC算法实现方案只需要一组移位及加减运算的单元，硬件开销很小，但控制比较复杂，而且完成一次CORDIC运算需要多个时钟周期，当对速度要求较高时很难满足要求。基于流水线结构的实现方案，每级CORDIC迭代运算都使用单独的一套运算单元，与基于迭代结构的实现方案相比，流水线结构的处理速度非常快，当流水线填满之后每个时钟周期就会计算出一组结果。本设计采用流水线结构进行设计：图2CORDIC算法的流水线结构XIYIZI外部输入XI、YI、ZI作为第一级流水线单元的输入X(0)、Y(0)、Z(0)；中间各个单元首尾相接，也就是第N个单元的输入与N-1个单元的输出X(N-1),Y(N-1),Z(N-1)相连，第N个单元的输出X(N),Y(N),Z(N)又与N+1个单元的输入相连；XOYOYO最后一级处理单元的输出X(N)、Y(N)、Z(N)就是整个系统的输出XO、YO、ZO。内容提要CORDIC算法的应用设计：系统设计要求；CORDIC算法简介；CORDIC算法推导；CORDIC算法实现结构；CORDIC算法编程思路；VHDL程序设计；仿真结果验证。4.4.1CORDIC算法的应用设计(2)一、CORDIC算法编程思路利用CORDIC算法求解正弦和余弦函数的程序可分为三个层次，

二、VHDL程序设计1．实现CORDIC算法的流水线单元电路CORDICPIPE.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYCORDICPIPEISGENERIC(WIDTH:NATURAL:=16; PIPEID:NATURAL:=1);PORT(CLK:INSTD_LOGIC; ENA:INSTD_LOGIC; XI:INSIGNED(WIDTH-1DOWNTO0); YI:INSIGNED(WIDTH-1DOWNTO0); ZI:INSIGNED(19DOWNTO0); XO:OUTSIGNED(WIDTH-1DOWNTO0); YO:OUTSIGNED(WIDTH-1DOWNTO0); ZO:OUTSIGNED(19DOWNTO0));ENDENTITYCORDICPIPE;类属表端口表ARCHITECTUREARTOFCORDICPIPEISFUNCTIONCATAN(N:NATURAL)RETURNINTEGERIS VARIABLERESULT:INTEGER; BEGIN CASENIS WHEN0=>RESULT:=16#020000#; WHEN1=>RESULT:=16#012E40#; WHEN2=>RESULT:=16#09FB4#; WHEN3=>RESULT:=16#05111#; ...... WHEN15=>RESULT:=16#05#; WHEN16=>RESULT:=16#03#; WHEN17=>RESULT:=16#01#; WHENOTHERS=>RESULT:=16#0#;ENDCASE; RETURNRESULT;ENDCATAN;函数CATAN的定义该函数的功能是：根据迭代步骤N的值求解该步需要旋转的角度ATAN(1/2N）,具体求解的方法就是通过1个预计算的CASE查找表来实现。

--FUNCTIONDELTAISACTUALLYANARITHMATICSHIFTRIGHTFUNCTIONDELTA(ARG:SIGNED;CNT:NATURAL)RETURNSIGNEDIS VARIABLETMP:SIGNED(ARG'RANGE); CONSTANTLO:INTEGER:=ARG'HIGH-CNT+1; BEGIN FORNINARG'HIGHDOWNTOLOLOOP TMP(N):=ARG(ARG'HIGH); ENDLOOP; FORNINARG'HIGH-CNTDOWNTO0LOOP TMP(N):=ARG(N+CNT); ENDLOOP; RETURNTMP;ENDFUNCTIONDELTA;函数DELTA的定义该函数的功能就是根据输入ARG和CNT求解ARG/2CNT，具体求解方法是通过将ARG算术右移CNT位的方式来实现，--将右移后空余各位补符号位--TMP的数据右移的CNT位图1DELTA函数的有关参数的含义及移位操作操作示意图其中图中上面是ARG移位前的数位分布及移位操作的有关参数要求，下面是ARG移位之后的结果及有关操作的说明。FUNCTIONADDSUB(DATAA,DATAB:INSIGNED;ADD_SUB:INSTD_LOGIC)RETURNSIGNEDIS BEGIN IF(ADD_SUB='1')THEN RETURNDATAA+DATAB; ELSE RETURNDATAA-DATAB; ENDIF;ENDFUNCTIONADDSUB;函数ADDSUB的定义该函数的功能就是根据控制信号ADD_SUB的不同分别将DATAA和DATAB做加法或减法SIGNALDX,XRESULT:SIGNED(WIDTH-1DOWNTO0);SIGNALDY,YRESULT:SIGNED(WIDTH-1DOWNTO0);SIGNALATAN,ZRESULT:SIGNED(19DOWNTO0);SIGNALZNEG,ZPOS:STD_LOGIC;BEGINDX<=DELTA(XI,PIPEID);DY<=DELTA(YI,PIPEID);ATAN<=CONV_SIGNED(CATAN(PIPEID),20);

--GENERATEADDERSTRUCTURESZNEG<=ZI(19);ZPOS<=NOTZI(19);

--XADDXRESULT<=ADDSUB(XI,DY,ZNEG);

--YADDYRESULT<=ADDSUB(YI,DX,ZPOS);

--ZADDZRESULT<=ADDSUB(ZI,ATAN,ZNEG);--调用函数DELTA求出2-nXn，并将函数的返回值赋值给DX--调用函数DELTA求出2-nYn，并将函数的返回值赋值给DY

--将ZI的符号位ZI(19)赋值给ZNEG，实际上ZNEG就是-Sn--将ZI的符号位ZI(19)求反后赋值给ZPOS，实际上ZPOS就是Sn

GEN_REGS:PROCESS(CLK)IS BEGIN IF(CLK'EVENTANDCLK='1')THEN IF(ENA='1')THEN XO<=XRESULT; YO<=YRESULT; ZO<=ZRESULT; ENDIF;ENDIF;ENDPROCESSGEN_REGS;ENDARCHITECTUREART;2．基于流水线实现CORDIC算法的电路CORDIC.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYCORDICISGENERIC(PIPELINE:INTEGER:=15;WIDTH:INTEGER:=16);PORT(CLK:INSTD_LOGIC;ENA:INSTD_LOGIC;XI:INSIGNED(WIDTH-1DOWNTO0);YI:INSIGNED(WIDTH-1DOWNTO0):=(OTHERS=>'0’);ZI:INSIGNED(WIDTH-1DOWNTO0);XO:OUTSIGNED(WIDTH-1DOWNTO0);YO:OUTSIGNED(WIDTH-1DOWNTO0));ENDENTITYCORDIC;ARCHITECTUREARTOFCORDICISTYPEXYVECTORISARRAY(PIPELINEDOWNTO0)OFSIGNED(WIDTH-1DOWNTO0);TYPEZVECTORISARRAY(PIPELINEDOWNTO0)OFSIGNED(19DOWNTO0);COMPONENTCORDICPIPEGENERIC(WIDTH:NATURAL:=16; PIPEID:NATURAL:=1);PORT(CLK:INSTD_LOGIC;ENA:INSTD_LOGIC;XI:INSIGNED(WIDTH-1DOWNTO0);YI:INSIGNED(WIDTH-1DOWNTO0);ZI:INSIGNED(19DOWNTO0);XO:OUTSIGNED(WIDTH-1DOWNTO0);YO:OUTSIGNED(WIDTH-1DOWNTO0);ZO:OUTSIGNED(19DOWNTO0));ENDCOMPONENTCORDICPIPE;SIGNALX,Y:XYVECTOR;SIGNALZ:ZVECTOR;CORDICPIPE的元件例化声明--定义模块间连接信号，它用于16个流水线单元电路CORDICPIP的级联BEGIN--FILLFIRSTNODES--FILLXX(0)<=XI;--FILLYY(0)<=YI;

--FILLZZ(0)(19DOWNTO4)<=ZI;

Z(0)(3DOWNTO0)<=(OTHERS=>'0');--将外部输入XI赋值给第一级流水线单元的输入X（0）--将外部输入YI赋值给第一级流水线单元的输入Y（0）--把外部输入ZI赋值给第一级流水线单元的输入Z（0）的4到20位--给Z（0）的0到3位补零，也是就20位数据左对齐

--GENERATEPIPELINEGEN_PIPE:FORNIN1TOPIPELINEGENERATE PIPE:CORDICPIPE GENERICMAP(WIDTH=>WIDTH,PIPEID=>N-1) PORTMAP(CLK,ENA,X(N-1),Y(N-1),Z(N-1),X(N),Y(N),Z(N));ENDGENERATEGEN_PIPE;

--ASSIGNOUTPUTSXO<=X(PIPELINE);YO<=Y(PIPELINE);ENDARCHITECTUREART;复制了16个相同的单元电路，并且各个单元首尾相接，也就是第N个单元的输入与N-1个单元的输出X(N-1),Y(N-1),Z(N-1)相连，第N个单元的输出X(N),Y(N),Z(N)又与N+1个单元的输入相连。--将最后一级处理单元的输出X(PIPELINE)的值赋给模块的输出XO--就是将最后一级处理单元的输出Y(PIPELINE)的值赋给模块的输出YO三、仿真结果验证本设计输入和输出数据均采用16位二进制表示，因此进行仿真和分析前，首先须对输入数据和应该产生的输出数据进行量化计算。角度DEG的度数与量化后的16位弧度数的换算关系举例：

正弦和余弦函数值与量化后的16位数的换算关系：

3．CORDIC算法求正余弦函数值顶层电路SINANDCOS_CORDIC.VHD，它就是给CORDIC模块，给定特定的输入，也就是XI=P=X"4DBA",YI=0,ZI=θ,则输出XO=COS,YO=SIN。表1正弦和余弦函数求解过程中有关参数及量化值对照表DEG(度数)03045609040DEG(量化弧度数)0X00000X15550X20000X2AAA0X3FFF0X1C71SIN(实际值)0.014030.499980.707090.866091.000000.64278COS(实际值)1.00000.866120.707120.500000.014030.76603SIN(量化值)0X01CC0X3FFC0X5A820X6EDC0X80000X5244COS(量化值)0X80000X6EDD0X5A830X40000X01CC0X6211图2SINANDCOS_CORDIC的时序仿真结果15个周期第4章EDA技术及应用提高4.5综合计时系统的设计主讲人：谭会生教授内容提要

综合计时系统的设计：系统设计要求；系统设计思路；主要模块设计；程序设计与调试。4.5综合计时系统的设计一、系统设计要求现欲设计一个综合性的计时系统，要求能实现年、月、日、时、分、秒及星期的计数等综合计时功能，同时将计时结果通过15个七段数码管实现显示，并且可通过两个设置键，在计时过程中，对计时系统的有关参数进行调整。图1系统功能面板二、系统设计思路综合计时系统综合计时电路显示控制电路调整控制电路--用于完成各种计时的功能--用于完成计时结果的显示控制及显示译码等功能--用于调整计时系统的有关参数1．综合计时电路的设计根据系统的设计要求，综合计时电路可分为计秒电路、计分电路、计时电路、计星期电路、计日电路、计月电路、计年电路等7个子模块，这7个子模块必须都具有预置、计数和进位功能。其设计思想如下：（1）计秒电路：直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位至计分电路加1，而计秒电路则清零并重新计秒。（2）计分电路、计时电路：其设计思想与计秒电路类似。（3）计星期电路：将计时电路产生的进位脉冲信号作为计星期电路的计数时钟信号，待计数至7瞬间，计星期电路返回1重新开始计数。（4）计日电路：将计时电路产生的进位脉冲信号作为计日电路的计数时钟信号，通过系统辨认，确定本月总天数X（包括28、29、30、31四种情况），待计数至X＋1瞬间，进位至计月电路加1，而计日电路返回1重新开始计数。（5）计月电路：将计日电路产生的进位脉冲信号作为计月电路的计数时钟信号，待计数至12瞬间，进位至计年电路加1，而计月电路返回1重新开始计数。（6）计年电路：将计月电路产生的进位脉冲信号作为计年电路的计数时钟信号，待计数至100瞬间，计年电路返回0重新开始计数。（注：由于本系统的计年范围仅为2000～2099年，所以计年模块只对年份的后两位进行计数，年份的前两位始终保持为“20”。）2．显示控制电路的设计本设计显示需要使用的是15个七段显示数码管。考虑到降低系统功耗和减少系统使用端口，拟采用数据动态扫描的方式进行显示。本系统的数据显示电路可分为两个子模块：（1）显示控制电路XSKZQ：负责完成数据选择扫描及数码管位选择信号的产生、数据扫描选择输出、对于选择的数据进行BCD码转换等功能；（2）显示译码电路：将用于显示的BCD码数据进行译码。XSKZQ的输入、输出端口定义如下：输入信号CLK_SCAN为用于产生数据选择扫描等控制信号的时钟信号；输入信号SEC，MIN，HOUR，DAY，YUE、NIAN、WEEK分别来自计秒电路、计分电路、计时电路、计日电路、计月电路、计年电路、计星期电路等计时电路的计时结果输出端；输出信号HBCD、LBCD分别为被选择进行显示的计秒/计分/计时/计日/计月/计年/计星期电路等计时电路的计时结果的高4位BCD码和低4位BCD码，输出端SELOUT经外部的3-8译码电路译码后用于选择对应计时结果显示数码管的公共端COM。图2十五个共阴极型七段数码管驱动接线图3．调整控制电路的设计系统中的时间调整电路，拟通过模式和调整两个外部按键对系统的计时进程进行调整的。其中模式键：负责切换正常时间计数模式和时间调整模式。图3调整模式切换顺序调整键：在时间调整模式之下，对当前模式的计时结果进行调整。在模式选择过程中，被选择到的调整模式，其所对应的发光二极管会被点亮。例如：按动模式键，选定“2003年6月5日12∶34∶56星期4”的小时数“12”，其对应的调时模式发光二极管将会被点亮，剩下的六个调整模式发光二极管不被点亮。当处于正常模式时，七个发光二极管均不被点亮。被调整的计时结果之间相互独立。调整过程中，只有被选择到的计数结果才会接受调整，例如上述的“12”小时数部分，它可能会有的调整范围是0～23，其余的数字将固定显示不动。TZKZQ模块是负责各个模式之间的相互切换以及对被选中模式进行时间调整。该模块的VHDL程序主要通过一个状态机来实现。4．系统总体电路的设计综合计时系统的总体电路原理图详见教材。三、VHDL程序设计综合计时系统的各种计时电路、显示控制电路、调整控制电路以及总体组成电路的程序设计，主要要注意两点：（1）注意系统中各个模块之间的信息流动与反馈；（2）考虑到实际硬件验证的需要，有关程序要根据实际情况做适当的修改。--显示控制电路XSKZQ.VHD该进程是根据控制信号CNT的周期性变化，先将各种计时器的当前整数值分解为十位和个位，并保存在TEMP2和TEMP1中；再将TEMP1和TEMP2的值转换成BCD码，分别传送到LBCD和HBCD中。CASECNTISWHEN"000"=>TEMP1<=CONV_INTEGER(SEC)-CONV_INTEGER(SEC)/10*10;TEMP2<=(CONV_INTEGER(SEC))/10;WHEN"001"=>TEMP1<=CONV_INTEGER(MIN)-CONV_INTEGER(MIN)/10*10;TEMP2<=(CONV_INTEGER(MIN))/10;WHEN"010"=>TEMP1<=CONV_INTEGER(HOUR)-CONV_INTEGER(HOUR)/10*10;TEMP2<=CONV_INTEGER(HOUR)/10;......WHEN"111"=>TEMP1<=CONV_INTEGER(WEEK)-CONV_INTEGER(WEEK)/10*10;TEMP2<=CONV_INTEGER(WEEK)/10;WHENOTHERS=>NULL;ENDCASE;其中以CASECNT开始的选择语句，是根据控制信号CNT的周期性变化，将对应的当前整数秒、分、时、日、月、年、星期值，分解为个位和十位，并保存在信号TEMP1和TEMP2中。将矢量分MIN转换成整数分整数分CONV_INTEGER(MIN)的十位CONV_INTEGER(MIN)/10再乘以10MIN的个位MIN的十位例如MIN=65,则MIN/10=6,TEMP1=65-65/10*10=65-6*10=5,TEMP2=65/10=6。其他语句类似。CASETEMP1ISWHEN0=>LBCD<="0000";--低四位BCD码

WHEN1=>LBCD<="0001";WHEN2=>LBCD<="0010";......WHEN8=>LBCD<="1000";WHEN9=>LBCD<="1001";WHENOTHERS=>LBCD<="0000"; ENDCASE;将10进制数的个位数TEMP1，转换成四位二进制数BCD编码，并赋值给LBCD。CASETEMP2ISWHEN0=>HBCD<="0000";--高四位BCD码

WHEN1=>HBCD<="0001";WHEN2=>HBCD<="0010";......WHEN8=>HBCD<="1000";WHEN9=>HBCD<="1001";WHENOTHERS=>HBCD<="0000"; ENDCASE;将10进制数的十位数TEMP2，转换成四位二进制数BCD编码，并赋值给HBCD。四、程序设计与调试根据前面已经讲解系统设计要求、系统总体设计、主要模块设计的思想，自己完成各种VHDL源程序的设计、仿真以及硬件验证。对于硬件验证，可能需要对有关程序进行适当调整。比如，一般EDA实验开发系统上的数码管只有8个，而我们需要显示15个数码管，因此可增加1位控制信息，进行分批显示。本课题可作为一个时长1周的课程设计来完成，或作为自主性学习与研究项目来完成。具体任务就是用FPGA设计与实现一个综合计时系统。具体内容包括：系统需求分析、系统总体设计、主要模块设计、VHDL源程序的设计、程序的仿真验证、系统的硬件验证等内容，并完成课程设计总结报告。第4章EDA技术设计与应用提高4.6图像边缘检测器的设计主讲人：谭会生教授内容提要图像边缘检器的设计：系统设计要求；系统总体设计；主要模块设计；程序设计与调试。4.6图像边缘检测器的设计一、系统设计要求在嵌入式图形系统处理领域，图像处理的速度问题一直是一个很难突破的设计瓶颈。基于速度、系统集成和产品升级等角度考虑，使用高速可编程逻辑器件CPLD/FPGA自行开发有关处理芯片成了一种全新的解决方案。图1DSP+FPGA/CPLD图像处理系统的组成框图获取外界图像的各个像素点灰度值负责对图像传感器传送的灰度信息进行存储，并负责调用协处理器进行边界像素判别，找出我们感兴趣的目标对象完成主处理器传送过来的像素的边界判别，并把处理结果返回到主处理器中在本系统中，系统的设计指标为：数据吞吐量：>10Mbits/s；动态响应时间：<100ms/frame。主处理器初步选用德州公司的DSP芯片TMS320C5402，协处理器拟采用ALTERA公司的FPGA自行开发设计。德州仪器商标ALTERA商标图2图像处理系统接口关系图阀值/像素值选择端口T_D=1时，表示输入的数据为像素阀值T_D=0时，表示输入的数据为像素值像素边界判别信号输出MAGOUT为1时，表示当前像素为边界像素MAGOUT为0表示为非边界像素。二、系统总体设计图像边缘检测，有许多边缘检测算法。由于Sobel算法只涉及加法操作，但却可以得到很好的划分效果，因而是图像处理系统中最常用的边缘检测算法。Sobel算法包括带4个3×3掩码的输入图像数据，即Sobel算子，它设置权重来检测水平、垂直、左对角、右对角各个不同方向上密度幅度的不同。这个过程通常被称为过滤。1．算法选择图3像素窗口水平、垂直、左对角、右对角各图像方向上密度幅度的变化，可以用H,V,DL,DR四个滤波器进行计算：H=(Q0+2Q3+Q6)-(Q2+2Q5+Q8);V=(Q0+2Q1+Q2)-(Q6+2Q7+Q8);DR=(Q1+2Q0+Q3)-(Q5+2Q8+Q7);DL=(Q1+2Q2+Q5)-(Q3+2Q6+Q7);对梯度大小的一个普遍估计值为：Magnitude＝Max(H,V,DR,DL)。如果Magnitude大于Threshold，则该像素被声明为边界像素，否则为一般像素。2．算法实现为了减少设计的复杂度，我们可对Sobel的滤波函数中的乘法运算改写成加法运算：H=(Q0+Q3+Q3+Q6)-(Q2+Q5+Q5+Q8);V=(Q0+Q1+Q1+Q2)-(Q6+Q7+Q7+Q8);DR=(Q1+Q0+Q0+Q3)-(Q5+Q8+Q8+Q7);DL=(Q1+Q2+Q2+Q5)-(Q3+Q6+Q6+Q7);如果使用CPLD/FPGA进行自行设计，首先，H，V，DR，DL四个方向的滤波可以全部并行，同时，每一个方向的滤波函数可以采用一级四路并行加法器与一级双路并行加法器串连，这样以来，算上两级串行比较器，实际上整个系统只有四级串行结构，假设使用50M的系统时钟，处理完一个像素点的时间为4×1/(50M)=80ns，处理完一帧图像的时间为800×600×80ns＝38.4ms。3．总体设计方案图4图像处理流程示意图步长为一行步距为一列图5图像边缘检测器总体结构图帧窗口接收模块负责接收DSP传送过来的一个帧窗口的数据，其本质为一个双端口先入先出栈FIFO，其数据宽度为8，深度等于一个帧窗口内的像素点个数(600×3＝1800)。串入并出模块负责把FIFO内的数据转换成为像素处理窗口的列像素向量，便于像素处理窗口的数据刷新处理。像素窗口刷新模块实现对需要处理的像素数据的刷新数据处理模块主要是实现Sobel算法三、主要模块设计1．帧窗口接收模块FIFO由