EDA实验一设计含异步清零和同步加载与时钟使能的计数器

EDA实验一设计含异步清零和同步加载与时钟使能的计数器一、实验目的熟悉QuartusII的VHDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。掌握原理图与文本混合设计方法。二、实验原理实验程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN,LOAD:INSTD_LOGIC; DATA:INSTD_LOGIC_VECTOR(3DOWNTO0);--4位预置数 DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--计数值输出 COUT:OUTSTD_LOGIC); --计数进位输出ENDCNT10;ARCHITECTUREBEHAVOFCNT10ISBEGINPROCESS(CLK,RST,EN,LOAD)VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='0'thenq:=(OTHERS=>'0');--复位低电平时，计数寄存器清0 ELSIFCLK'EVENTANDCLK='1'THEN--测试时钟上升沿 IFEN='1'THEN--计数使能高电平，允许计数 IF(LOAD='0')THENQ:=DATA;ELSE--预制控制低电平，允许加载 IFQ<9THENQ:=Q+1;--计数小于9，继续累加 ELSEQ:=(OTHERS=>'0');--否则计数清0 ENDIF; ENDIF; ENDIF; ENDIF; IFQ="1001"THENCOUT<='1';--当计数为9时，进位输出1 ELSECOUT<='0';ENDIF;--否则进位输出0 DOUT<=Q;--计数寄存器的值输出端口 ENDPROCESS;ENDBEHAV; （1）第一个IF语句中的条件句“IFQ<9THENQ:=Q+1”构成比较器（2）语句“IFRST='0'thenq:=(OTHERS=>'0')”构成RST在锁存器上的异步清零端CLR（3）语句“ELSEQ:=(OTHERS=>'0')”构成了多路选择器（4）不完整条件语句与语句“IFQ<9THENQ:=Q+1”构成了加1器和锁存器（5）语句“IF(LOAD='0')THENQ:=DATA;ELSE”构成了另一多路选择器（6）第二个IF语句构成了纯组合电路模块：四位数据比较器三、实验内容根据4.1节在QuartusII上对例3-20进行编辑、编译、综合、适配仿真。说明例句中各语句作用。给出所有时序信号的仿真波形，根据波形详细描述词设计的功能特点，包括RST、EN、LOAD、DATA、CLK等型号的同步与异步特性。查阅编译后的计数器的时序特点，从时序仿真图和了解从计数器时钟输入至计数数据输出的延时，包括不同优化约束后的改善情况，以及当选择不同FPGA目标器件后延时差距和毛刺情况，给出分析报告。设计流程建立工作库文件夹和编辑设计文件创建工程编译前设置全程编译时序仿真应用RTL电路图观察器五、编译仿真波形分析结果分析得知，程序描述功能与波形完全一致。1、当计数使能EN为高电平允许计数：RST低电平时计数器被清零2、途中出现的加载信号LOAD由于是同步加载控制信号，其第一个负脉冲恰好在CLK的上升沿处，故将5家在于