第11章 EDA技术实验

第二篇实验部分

1.【实验目的】EDA技术实验的目的是为了进一步巩固EDA技术课程的基本理论，深化对所学课程理论知识的理解，使学生了解和掌握EDA技术中CPLD/FPGA的体系结构、工作原理、功能和特点；掌握电子线路硬件描述语言（VHDL）；初步具备利用CPLD/FPGA芯片设计、开发、调试电子系统的能力；掌握和使用QuartusII开发系统进行电子系统的设计、仿真、测试技术，培养学生综合运用所学知识分析处理工程实际问题的能力，创造性思维能力、自学能力、实践能力、工程实践能力和科学严谨的工作作风。第二篇实验部分2.【实验报告的撰写】实验报告是实验工作的全面总结和最终成果，要求实验报告能完整而真实的反映实验结果。撰写实验报告要遵守一定规范和要求，即实验报告要书写工整、语句通顺、数据准确并且图表清晰，并能从实验过程的观测中找出问题进行分析和讨论，发表自己的见解。报告的主要内容第二篇实验部分

2.【实验报告的撰写】(1)实验名称。(2)实验目的。(3)实验仪器名称、型号。(4)实验内容及简要设计(逻辑图、VHDL语言程序、主要实验步骤以及仿真波形等)。（5）实验分析、体会和结论等。实验1简单逻辑电路的原理图设计一.实验目的1.学习并掌握QuartusII开发系统的基本操作。2.学习并掌握在QuartusII中原理图设计电路的方法。3.掌握在QuartusII中设计简单逻辑电路与仿真的方法。4.掌握CPLD/FPGA的开发流程。5.掌握EDA实验开发系统的使用。二.实验要求1.预习教材中的相关内容。2.阅读并熟悉本次实验的内容。3.用图形输入方式完成电路设计。4.分析功能仿真与时序仿真的差别。5.下载电路到EDA实验系统验证结果。实验1简单逻辑电路的原理图设计（2）原理图设计、编译和仿真方法与步骤参看第2章第2节。（3）引脚分配图11.12-4线译码器的逻辑线路图三.实验任务1.设计一个2－4译码器并进行仿真、下载验证。（1）2-4线译码器的逻辑线路图，如图11.1所示。实验1简单逻辑电路的原理图设计2.设计一个BCD译码器，进行仿真并下载测试。（1）BCD译码器电路原理图如图11.6所示。

图11.6BCD译码器电路原理图三.实验任务实验1简单逻辑电路的原理图设计（2）用图形编辑方法完成电路的输入,以及管脚命名等，具体步骤参看实验内容1的2-4线译码器。7448输入信号为BCD码，输出端为a、b、c、d、e、f、g共7线，连接共阴数码管的a、b、c、d、e、f、g七段，另有3条控制线接VCC，RBON端为测试端。（3）电路仿真建立波形文件，加入节点，完成功能仿真，为了便于分析，将图中单独的端口进行了合并，如图11.7所示，图中数据用16进制显示。时序仿真波形图如图11.8所示，图中数据用2进制显示。三.实验任务实验1简单逻辑电路的原理图设计

图11.7BCD译码器功能仿真波形图三.实验任务（4）下载验证根据任务1的步骤进行电路下载并进行验证。五.实验报告1．总结用QuartusII软件开发系统对逻辑电路进行设计、仿真的操作步骤。2.分析实验任务1和任务2的基本原理，并画出仿真波形。3．讨论用CPLD/FPGA开发系统进行逻辑电路设计的特点与优越性。实验2计数器的原理图设计一.实验目的1.进一步学习并掌握QuartusII开发系统的基本操作。2.掌握利用QuartusII设计电路原理图的方法。3.掌握在QuartusII中设计计数器电路与仿真的方法。4.掌握CPLD/FPGA的开发流程。5.掌握EDA实验开发系统的使用。二.实验要求1.预习教材中的相关内容。2.阅读并熟悉本次实验的内容。3.用图形输入方式完成电路设计。4.分析功能仿真与时序仿真的差别。5.下载电路到EDA实验系统验证结果。实验2计数器的原理图设计（2）用QuartusII软件完成如图11.9所示的电路，建立波形文件并进行仿真。功能仿真波形如图11.10所示。图11.94进制加法计数器三.实验任务1.用D触发器设计一个4进制加法计数器并进行仿真、下载验证。（1）用D触发器构成的4进制加法计数器如图11.9所示。其中的7474是一个双D触发器。实验2计数器的原理图设计（3）下载验证

对4进制加法计数器进行引脚分配再重新编译，下载到EDA实验系统上进行验证。图11.104进制加法计数器功能仿真波形图

实验2计数器的原理图设计

2.设计一个有时钟使能的2位10计数器(1)设计电路原理图74390是一个双十进制计数器，是频率计的核心元件之一，10进制频率计数器是一个含有时钟使能及进位扩展输出的十进制计数器，为此用74390和其他一些辅助元件来完成。电路原理图如图11.11所示，图中74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器的时钟输入端1CLKA，与门的另一端由计数使能信号enb控制：当enb=‘1’时允许计数；enb=‘0’时禁止计数。计数器1实验2计数器的原理图设计

的4位输出q[3]、q[2]、q[1]和q[0]并成总线表达方式即q[3..0]，由图11.11中的OUTPUT输出端口向外输出计数值，同时由一个4输入与门和两个反相器构成进位信号进入第二个计数器的时钟输入端2CLKA。第二个计数器的4位计数输出是q[7]、q[6]、q[5]和q[4]，总线输出信号是q[7..4]。这两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个6输入与门和两个反相器产生，由cout输出，clr是计数器的清零信号。实验2计数器的原理图设计图11.11带有时钟使能的2位10进制计数器实验2计数器的原理图设计（2）电路仿真电路仿真波形如图11.12所示，当clk输入时钟信号时，clr高电平时清零，当enb为高电平时允许计数，当低4位计数器计数到9时，向高4位计数器进位。通过分析发现电路功能完全符合设计要求。图11.12带有时钟使能的2位10进制计数器功能仿真波形图实验2计数器的原理图设计四.实验报告1．总结用QuartusII软件开发系统对逻辑电路进行设计、仿真的操作步骤。2.分析实验任务1和任务2的基本原理，并画出仿真波形，写出下载后输入输出的实验现象。3．讨论用计数器电路设计的特点。实验3多路选择器与编码器的VHDL设计一.实验目的1．掌握硬件描述语言描述多路选择器的方法。2.掌握硬件描述语言描述编码器的方法3．学会使用VHDL进行简单的逻辑电路设计。4.掌握用QuartusII进行文本输入法进行电路设计、编译和仿真方法。二.实验要求1.预习多路选择器的相关内容。2.用VHDL方式完成电路设计。3.完成功能仿真与时序仿真。4.下载电路到EDA实验系统验证结果。实验3多路选择器与编码器的VHDL设计三.实验任务1.设计一个4选1多路选择器用VHDL设计的4选1多路选择器中，当控制端S=0时多路选择器有效，S=1时禁止工作，输出封锁为低电平。d0,d1,d2,d3分别为四个数据输入端的端口名，a0,a1为通道选择控制信号输入端的端口名，y为输出端的端口名。（1）4选1多路选择器的VHDL程序entitymux4_1isport(d0,d1,d2,d3:inbit;a0,a1,s:inbit;y:outbit);end;architectureoneofmux4_1issignala:bit_vector(1downto0);--接下页实验3多路选择器与编码器的VHDL设计Begin--接上页process(a0,a1)begina<=a1&a0;if(s='0')thencaseaiswhen"00"=>y<=d0;when"01"=>y<=d1;when"10"=>y<=d2;when"11"=>y<=d3;endcase;elsey<='0';endif;endprocess;end;实验3多路选择器与编码器的VHDL设计（2）根据编写的VHDL程序并在QuartusII软件中进行输入、编译和仿真。其功能仿真波形如图11.13所示，通过波形分析符合4选1多路选择器的要求。

图11.134选1多路选择器的功能仿真波形实验3多路选择器与编码器的VHDL设计（3）下载验证分配引脚并重新编译，打开EDA实验系统的总电源、将4选1多路选择器下载到EDA实验系统，在输入端口输入相应信号，观察输出端口进行验证。2.设计一个8-3线优先编码器设8-3线优先编码器中，a[7..0]为8位输入端，y[2..0]为3位二进制编码输出端。（1）8-3线优先编码器的VHDL程序实验3多路选择器与编码器的VHDL设计libraryieee;---8-3线优先编码器useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityyouxian8_3isport(a:instd_logic_vector(7downto0);y:outstd_logic_vector(2downto0));end;architecturestrofyouxian8_3isBeginy<="111"whena="10000000"else"110"whena="01000000"else"101"whena="00100000"else"100"whena="00010000"else"011"whena="00001000"else"010"whena="00000100"else"001"whena="00000010"else"000"whena="00000001"else"000";end;实验3多路选择器与编码器的VHDL设计（2）根据编写的VHDL程序并在QuartusII软件中进行输入、编译和仿真。其功能仿真波形如图11.14所示，通过波形分析符合8-3线优先编码器的要求。图11.148-3线优先编码器功能仿真波形图（3）下载验证分配引脚并重新编译，打开EDA实验系统的总电源、将8-3线优先编码器下载到EDA实验系统，在输入端口输入相应信号，观察输出端口进行验证。实验4计数器的VHDL设计一.实验目的1．掌握VHDL描述同步与异步计数器的方法。2.学习使用VHDL进行时序逻辑电路的设计。3.掌握用QuartusII进行文本输入法进行电路设计、编译和仿真方法。4.掌握用QuartusII进行层次型电路设计的方法。5.学习利用真值表编写VHDL程序。学习使用RTL工具观察电路图。三.实验要求1.预习同步与异步计数器的相关内容。2.用VHDL方式完成计数器电路设计。3.完成计数器电路的仿真。4.下载电路到EDA实验系统验证结果。实验4计数器的VHDL设计三.实验任务1.同步4位二进制计数器的VHDL设计（1）实验原理计数器的逻辑功能用来记忆时钟脉冲的具体个数，通常计数器能记忆时钟的最大数目M称为计数器的模，即计数器的范围是0~（M-1）或（M-1）~0。基本原理是将几个触发器按照一定的顺序连接起来，然后根据触发器的组合状态按照一定的计数规律随着时钟脉冲的变化记忆时钟脉冲的个数。按照计数器实验4计数器的VHDL设计

各个触发器的时钟是否同步分为同步计数器和异步计数器。表11.1是同步4位二进制计数器的真值表：表11.1同步4位二进制计数器的真值表实验4计数器的VHDL设计（2）同步4位二进制计数器VHDL程序同步4位二进制计数器的电路符号如图11.15所示。其中，clk为时钟信号输入端，s为预置初值使能端，高电平有效，r为清零端，高电平有效，en为计数使能端，高电平有效，d[3..0]为预置计数器初值，q[3..0]为计数输出端，co为进位信号输出端，当计数器计数满16产生一个进位位。图11.15同步4位二进制计数器的电路符号实验4计数器的VHDL设计同步4位二进制计数器VHDL程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitya4isport(clk,r,s,en:instd_logic;d:instd_logic_vector(3downto0);co:outstd_logic;q:bufferstd_logic_vector(3downto0));end;architectureoneofa4isbeginprocess(clk,r)begin实验4计数器的VHDL设计ifr='1'thenq<=(others=>'0');elsifclk'eventandclk='1'thenifs='1'thenq<=d;

elsifen='1'thenq<=q+1;elseq<=q;endif;endif;endprocess;co<='1'whenq="1111"anden='1'else'0';end;实验4计数器的VHDL设计图11.16同步4位二进制计数器的电路仿真波形图（3）同步4位二进制计数器的电路仿真波形图如11.16所示。RTL电路如图11.17所示。根据波形图可知，该同步计数器符合设计要求。实验4计数器的VHDL设计图11.17同步4位二进制计数器的RTL电路

实验4计数器的VHDL设计（4）下载验证分配引脚并重新编译，打开EDA实验系统的总电源、将同步4位二进制计数器下载到EDA实验系统，在输入端口输入相应信号，观察输出端口进行验证。2.异步4位二进制计数器的VHDL设计（1）实验原理构成计数器的低位计数器触发器的输出作为相邻计数触发器的时钟，这样逐步串行连接起来的一类计数器称为异步计数器。时钟信号的这种连接方法称为行波计数。这种异步计数器的计数延迟增加影响它的应用范围。下面是一个异步计数器的设计方法。实验4计数器的VHDL设计

（2）利用VHDL语言设计一个异步4位二进制计数器异步计数器的电路符号如图11.17所示。其中，clk为时钟信号输入端，rst为复位端，q[3..0]为计数输入端。图11.17异步计数器的电路符号实验4计数器的VHDL设计①异步4位二进制计数器中的D触发器的VHDL描述libraryieee;useieee.std_logic_1164.all;entityyb1isport(clk:instd_logic;rst:instd_logic;d:instd_logic;q:outstd_logic;qn:outstd_logic);end;architectureoneofyb1isbeginprocess(clk,rst)beginifrst='0'thenq<='0';qn<='1';

实验4计数器的VHDL设计elsifclk'eventandclk='1'thenq<=d;qn<=notd;endif;endprocess;end;②异步4位二进制计数器的顶层VHDL描述libraryieee;useieee.std_logic_1164.all;entityyb1_1isport(clk:instd_logic;rst:instd_logic;q:outstd_logic_vector(3downto0));end;实验4计数器的VHDL设计architectureoneofyb1_1is

componentyb1port(clk:instd_logic;rst:instd_logic;d:instd_logic;q:outstd_logic;qn:outstd_logic);endcomponent;signalq_temp:std_logic_vector(4downto0);beginq_temp(0)<=clk;ll:foriin0to3generateyb_dffx:yb1portmap(q_temp(i),rst,q_temp(i+1),q(i),q_temp(i+1));endgeneratell;end;实验4计数器的VHDL设计（3）实验步骤由于本实验涉及到层次性电路的设计，其操作步骤应先将底层的D触发器进行仿真并将其打包入库，然后在对顶层VHDL程序进行仿真，具体操作步骤可参看第6章的6.1节。（4）异步4位二进制计数器的仿真波形如图11.18所示，其RTL电路如图11.19所示。分析仿真波形可知，计数器符合设计要求。再看RTL电路中的4个D触发器按照逐步串行连接起来的方法实现，将低位计数器触发器的输出作为相邻计数触发器的时钟，实现了异步计数功能。实验4计数器的VHDL设计

图11.18异步4位二进制计数器的仿真波形图

图11.194位二进制计数器的RTL电路实验4计数器的VHDL设计（5）下载验证分配引脚并重新编译，打开EDA实验系统的总电源、将异步4位二进制计数器下载到EDA实验系统，在输入端口输入相应信号，观察输出端口进行验证。四、实验报告及总结1、根据实验的内容，写出实验方案。2、分析实验原理。3、画出仿真波形图和RTL电路图，比较RTL电路的不同点。4、总结异步4位二进制计数器电路设计的方法。实验5寄存器的VHDL设计一.实验目的1．掌握VHDL描述移位寄存器的方法。2.学习时序逻辑电路的VHDL设计方法。3.掌握用QuartusII进行文本输入法进行电路设计、编译和仿真方法。二.实验要求1.预习寄存器的相关内容。2.用VHDL方式完成移位寄存器电路的设计。3.完成移位寄存器电路的仿真。4.下载电路到EDA实验系统验证结果。实验5寄存器的VHDL设计三.实验任务1.8位右移寄存器的VHDL设计（1）实验原理在8位右移寄存器中，设CLK为移位时钟信号，DIN为8位预置寄存器初值端口，LOAD为8位预置数据使能端，QB是串行输出端口。当CLK的上升沿到来时进程被启动，如果这时预置使能LOAD为高电平，则将输入端口的8位二进制数并行置入移位寄存器中，作为串行右移输出基数，如果预置LOAD为低电平，则执行语句：REG8(6DOWNTO0):=REG8(7DOWNTO1)，完成并行预置输入的数据向右串行输出。实验5寄存器的VHDL设计（2）8位右移寄存器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHFRTIS--8位右移寄存器PORT(CLK，LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSHFRT;ARCHITECTUREbehavOFSHFRTISBEGINPROCESS(CLK,LOAD)VARIABLEREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFLOAD='1'THEN--装载新数据实验5寄存器的VHDL设计REG8:=DIN;ELSEREG8(6DOWNTO0):=REG8(7DOWNTO1);ENDIF;ENDIF;QB<=REG8(0);ENDPROCESS;--输出最低位ENDbehav;图11.208位右移寄存器仿真波形图实验5寄存器的VHDL设计2.双向移位寄存器的VHDL设计（1）实验原理移位寄存器里面存储的二进制数据能够在时钟信号的控制下依次左移或者右移。移位寄存器按照不同的分类方法可以分为不同的类型，按照移位寄存器的移位方向进行分类，可以分为左移移位寄存器、右移移位寄存器和双向移位寄存器。（2）实验内容利用VHDL语言设计一个双向移位寄存器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;实验5寄存器的VHDL设计entityshifterisport(data:instd_logic_vector(7downto0);sl_in,sr_in,reset,clk:instd_logic;mode:instd_logic_vector(1downto0);qout:bufferstd_logic_vector(7downto0));end;architecturestrofshifterissignalq0,q1:std_logic;Beginprocess(clk)beginif(clk'eventandclk='1')thenifreset='1'thenqout<=(others=>'0');elsecasemodeis实验5寄存器的VHDL设计when"01"=>qout<=sr_in&qout(7downto1);--右移when"10"=>qout<=qout(6downto0)&sl_in;--左移when"11"=>qout<=data;--置数whenothers=>null;endcase;endif;endif;endprocess;end;

图11.21双向移位寄存器仿真波形图实验6二进制全加器设计一、实验目的

1．学习组合电路的设计方法。2．掌握1位二进制全加器和4位二进制全加器的原理。3．掌握VHDL语言和原理图方式混合设计1位二进制全加器。4．掌握模块化电路设计方法。二.实验要求1.预习加法器的相关知识。2.用VHDL方式完成底层程序设计。3.全加器顶层电路采用VHDL和原理图方法分别实现并仿真。4.用VHDL完成程序设计。5.完成二进制加法器的仿真。6.下载电路到EDA实验系统验证结果。实验6二进制全加器设计三.实验任务1．设计一个1位二进制的全加器1位二进制的全加器要求用一个或门和两个半加器构成，二进制的全加器原理图如图11.22所示；利用VHDL设计一个1位二进制的半加器和2输入或门并进行仿真、打包成一个元件；用VHDL语言和原理图方式分别设计1位二进制全加器，下载程序进行验证。（1）实验原理首先用VHDL设计一个半加器和一个或门电路，半加器真值表见表11.2所示。实验6二进制全加器设计半加器中的a,b为二进制加数和被加数，so是和数，co是进位位。然后按照图11.22设计原理图构成全加器并用VHDL描述该原理图。表11.2半加器真值表实验6二进制全加器设计（2）设计上述实验任务1中的VHDL程序和原理图，完成电路的编译、仿真和下载。

图11.22二进制的全加器顶层电路原理图实验6二进制全加器设计2.（选作）设计一个四位二进制全加器。注：加数与被加数均为4位二进制数。用VHDL编写程序实现四位二进制全加器或将上述的1位二进制全加器进行元件打包，利用打包后的模块设计一个4位全加器。完成设计后编译、仿真和下载电路进行结果验证。四、实验报告及总结1、根据实验的内容，写出实验方案。2、分析实验原理。3、写出VHDL程序，画出仿真波形图和RTL电路图。4、总结加法器电路设计的方法。实验716进制计数器设计一、实验目的

1．掌握时序电路的设计方法。2．掌握带有复位和和时钟使能的16进制计数器的原理。3．掌握计数器的设计方法。4．学习VHDL语言设计较复杂的电路方法。5.掌握通用计数器的设计方法。二.实验要求1.预习计数器的相关知识。2.用VHDL方式完成程序设计。3.设计一个带异步复位和同步时钟使能的16进制加法和减法计数器并分别仿真和下载。4.自己动手编写程序。实验716进制计数器设计三．实验任务和原理

所谓同步或异步计数器都是相对于时钟信号而言的,不依赖于时钟而有效的信号称为异步信号,否则称为同步信号。本实验要设计一个带有异步复位和同步时钟使能的16进制加法计数器和减法计数器。1.设计一个带有异步复位和同步时钟使能的16进制加法计数器。利用VHDL语言设计一个带有复位和和时钟使能的16进制计数器。设CLK为时钟使能信号，RST为复位信号，EN为计数器使能信号，COUT为计数输出端，C为计数满16后产生一个进位输出。实验716进制计数器设计2.设计一个带有异步复位和同步时钟使能的16进制减法计数器。利用VHDL语言设计一个带有复位和和时钟使能的16进制减法计数器。四、实验报告及总结

1、根据实验的内容，写出设计方案。2、分析计数器实验原理。3、写出VHDL程序画出仿真波形图。4、总结带有复位和和时钟使能的十进制计数器电路设计的方法。实验8计数译码显示电路设计

一.实验目的

1.掌握模块电路的设计方法。2.学习掌握7段数码显示译码器设计的原理。3.掌握VHDL语言方式设计7段数码显示译码器。4.掌握静态显示电路设计方法。二.实验要求1.预习计数器、译码器和数码管显示的相关知识。2.用VHDL方式完成BCD-7段显示译码器设计。3.利用实验7中的16进制加法和减法计数器模块与7段译码显示电路模块连接，将计数器的计数值用7段数码管显示出来。4.自己动手编写VHDL程序并完成顶层电路设计。5.完成电路编译、仿真和下载，进行结果验证。实验8计数译码显示电路设计

三．实验任务和原理

1．设计一个静态七段译码显示电路BCD-7段显示译码器是代码转换器中的一种。在电子系统和各种数字测量仪表中，都需要将数字量直观地显示出来，因此数字显示电路是许多数字设备不可缺少的一部分。数字显示电路的译码器是将BCD码或者其他码转换如7段显示的编码码，用十进制数进行显示。表11.3是一种显示十六进制的BCD-7段显示译码器真值表。实验8计数译码显示电路设计

表11.3BCD-7段显示译码器真值表实验8计数译码显示电路设计

2.设计一个计数译码显示电路计数译码显示电路用实验7中的16进制计数模块和本实验的7段译码显示模块实现，如图11.24所示，编写完成该电路的VHDL语言程序，进行编译、仿真和电路下载。

图11.24计数译码显示电路实验8计数译码显示电路设计

四、实验报告及总结

1、根据实验的内容，写出设计方案。2、分析计数译码显示电路原理。3、写出VHDL程序画出仿真波形图。4、总结计数译码显示电路的设计方法。实验98位数码动态扫描显示电路设计一.实验目的

1.掌握模块电路的设计方法。2.学习掌握8位数码管动态扫描显示电路的原理。3.掌握VHDL语言设计8位数码管动态扫描显示电路。二.实验要求1.预习动态扫描、译码器和数码管显示的相关知识。2.用VHDL方式完成8位数码管动态扫描显示电路。3.完成电路编译、仿真和下载，进行结果验证。实验98位数码动态扫描显示电路设计三．实验任务和原理

设计一个8位数码管动态扫描显示电路，可在数码管上显示0～F的任何数据。如图11.25所示的电路中，将所有数码管的8个段线相应地并接在一起，并接到CPLD/FPGA的一组端口控制字段输出。而各位数码管的共阴极由CPLD/FPGA的另一组端口控制B1-B8来实现8位数码管的位输出控制。这样，对于一组数码管动态扫描显示需要由两组信号来控制：一组是字段输出口输出的字形代码，用来控制显示的字形，称为段码；另一组是位输出口输出的控制信号，用来选择第几位数码管工作，称为位码。实验98位数码动态扫描显示电路设计由于各位数码管的段线并联，段码的输出对各位数码管来说都是相同的。因此，在同一时刻如果各位数码管的位选线都处于选通状态的话，8位数码管将显示相同的字符。若要各位数码管能够显示出与本位相应的字符，就必须采用扫描显示方式。即在某一时刻，只让某一位的位选线处于导通状态，而其它各位的位选线处于关闭状态。同时，段线上输出相应位要显示字符的字型码。这样在同一时刻，只有选通的那一位显示出字符，而其它各位则是熄灭的，如此循环下去，就可以使各位数码管显示出将要显示的字符。虽然这些字符是在不同时刻出现的，而且同一时刻，只有一位显示，其它各位熄灭，但由于实验98位数码动态扫描显示电路设计数码管具有余辉特性和人眼有视觉暂留现象，只要每位数码管显示间隔足够短，给人眼的视觉印象就会是连续稳定地显示。图11.25所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、d、c、b、a都分别连在一起，8个数码管分别由8个选通信号B1、B2、…B8来选择。被选通的数码管显示数据，其余关闭。当在连续的时钟CLK信号的作用下，数码管将动态显示数据。图11.258位数码扫描显示电路实验98位数码动态扫描显示电路设计四、实验报告及总结

1．根据实验的内容，写出设计方案。2．分析动态扫描显示电路原理。3．写出VHDL程序并画出仿真波形图。4．观察并记录实验现象。5.总结动态显示电路的设计方法。实验10简单状态机设计一.实验目的1.掌握状态机的原理。2.掌握简单状态机的VHDL设计方法。二.实验要求1.预习状态机的相关知识。2.用VHDL描述状态机方式完成一位二进制比较器设计。3.完成电路编译、仿真和下载，进行结果验证。实验10简单状态机设计实验10简单状态机设计三．实验任务和原理

采用状态机方