电子技术(电工学2) 课件 第5-7章 门电路与组合逻辑电路、触发器与时序逻辑电路、数模和模数转换_第1页
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第5章门电路与组合逻辑电路5.2逻辑门电路5.3逻辑代数5.1数字信号与数制5.6数据选择器与数据分配器*5.5编码器与译码器5.4组合逻辑电路分析与设计5.7可编程逻辑器件*本章要求1.掌握基本门电路的逻辑功能、逻辑符号、真值表和逻辑表达式。了解TTL门电路、CMOS门电路的特点。2.会用逻辑代数基本运算法则、卡诺图化简逻辑函数。3.会分析和设计简单的组合逻辑电路。4.理解加法器、编码器、译码器等常用组合逻辑电路的工作原理和功能.5.学会数字集成电路的使用方法。电子电路中的信号分为模拟信号、数字信号两种。模拟信号:在时间和数值上连续变化的信号。模拟电路:处理模拟信号的电路。如整流电路、放大电路等。在模拟电路中,晶体管通常工作在放大区。模拟电路研究内容:输入、输出信号间的大小及相位关系。数字信号:在时间和数值上离散变化的信号。数字电路:处理数字信号的电路。在数字电路中,晶体管一般工作在截止区和饱和区,起开关的作用。数字电路研究内容:输入、输出信号之间的逻辑关系。数字信号优点:便于存储和传输,且不易失真,广泛应用在各种电子设备中。计算机、互联网、云计算等都是以数字信号处理电路为基础。5.1数字信号与数制5.1.1数字信号数字信号有多种,常见的是矩形波脉冲信号。数字信号两种状态:低电平(电位)、高电平(电位),分别用数字0、1表示。实际矩形波的上升沿和下降沿并不是很陡峭。上升沿下降沿01实际矩形波的主要参数:(1)脉冲幅度Um:脉冲波形的最大值。(2)脉冲周期T:相邻两个脉冲信号上升沿(或下降沿)上,脉冲幅度10%的两点之间的时间间隔。(3)脉冲上升时间tr:脉冲幅度从10%上升到90%所用时间。(4)脉冲下降时间tf:脉冲幅度从90%下降到10%所用时间。(5)脉冲宽度tp:脉冲信号从上升沿的50%到下降沿的50%所用的时间。上升沿下降沿01特点:有0~9共10个数码,逢10进1,第n位数的位权是10n-1。常用的计数方式。

365=3×102+6×101+5×100

14.1.2数制1.十进制数的特点特点:有0、1共2个数码,逢2进1,第n位数的位权是2n-1。(1101)2=1×23+1×22+0×21+1×20=8+4+0+1=13除十进制数以外,其他各种进制的数加一个括号表示,并且在右下角写上它的进制数,以防止各种进制之间混淆。

2.二进制数的特点特点:有0~9、A~F共16个字符,逢16进1,第n位数的位权是16n-1。(F2A)16=15×162+2×161+10×160=3840+32+10=38823.十六进制数的特点特点:有0~(N-1)共N个字符,逢N进1。其他进制的数制也经常使用,如钟表中使用12进制、24进制、60进制等。4.N进制(任意进制)数的特点5.2逻辑门电路“门”具有开、关两种状态,门电路:具有开关性质的电路,数字电路中最基本的单元。在一定条件下允许信号通过,条件不满足,信号不能通过。门电路中的输入与输出信号之间符合一定的逻辑关系(因果关系),所以门电路又称为逻辑门电路。基本逻辑门电路:与门、或门、非门等。5.2.1基本逻辑门电路如果把开关闭合作为条件,灯亮作为结果,则只有开关A和B都闭合时,灯Y才会亮。与逻辑:决定某个结果的所有条件都成立,结果才能发生。把开关的断开、闭合两种状态分别用0、1表示,把灯的灭、亮两种状态亦分别用0、1来表示。1.与逻辑及与门电路逻辑状态表(真值表)000101110100ABY逻辑功能:有0出0,全1出1。逻辑表达式:Y=AB

与运算,逻辑乘法与逻辑的运算规则:二极管和电阻构成的与门电路:A、B—输入端,Y—输出端。0V3VVA=VB=0V:VD1、VD2均导通,VY=0V;VA=3V,VB=0V:VD2优先导通,VY=0V;VA=VB=3V:VD1、VD2均导通,VY=3V。将电路中的高电位和低电位分别用高电平1和低电平0表示逻辑符号:000101110100ABY集成与门电路:TTL(Transistor-TransistorLogic,晶体管-晶体管逻辑)、CMOS(ComplementaryMetalOxideSemiconductor,互补金属氧化物半导体)。内部都包含4个具有两个输入端的与门电路,引脚功能不同。TTL集成电路:UCC端接电源正极,GND是接地端。CMOS集成电路:UDD端接电源正极,USS端接电源负极(通常接地)。74LS08CD4081例1两输入与门电路,已知输入信号波形,画输出信号波形。解:如果把开关闭合作为条件,灯亮作为结果,则只要开关A和B有一个闭合,灯Y就会亮。或逻辑:决定某个结果的条件中只要一个或几个成立,结果就能发生。把开关的断开、闭合两种状态分别用0、1表示,把灯的灭、亮两种状态亦分别用0、1来表示。2.或逻辑及或门电路逻辑状态表(真值表)000111110110ABY逻辑功能:有1出1,全0出0。逻辑表达式:Y=A+B

或运算,逻辑加法或逻辑的运算规则:二极管和电阻构成的或门电路:A、B—输入端,Y—输出端。0V3VVA=VB=0V:VD1、VD2均导通,VY=0V;VA=3V,VB=0V:VD1优先导通,VY=3V;VA=VB=3V:VD1、VD2均导通,VY=3V。将电路中的高电位和低电位分别用高电平1和低电平0表示逻辑符号:000111110110ABY集成或门电路:TTL:74LS32,内部包含4个具有两个输入端的或门电路。CMOS:CD4071,两输入的4或门。例2两输入或门电路,已知输入信号波形,画输出信号波形。解:3.非逻辑及非门电路开关A断开,灯Y亮;开关A闭合,灯Y灭。非逻辑:当决定某个结果的条件成立,结果就不发生;而条件不成立,结果一定发生。把开关的断开、闭合两种状态分别用0、1表示,把灯的灭、亮两种状态亦分别用0、1来表示。逻辑状态表(真值表)1010AY逻辑功能:入0出1,入1出0。逻辑表达式:非运算,逻辑求反运算规则:晶体管构成的非门电路:A—输入端,Y—输出端。“1”“0”VT工作在开关状态。VA=0V(“0”):VT截止,UCE≈UCC,VY=“1”;VA=3V(“1”):VT饱和导通,UCE≈0V,VY=“0”。逻辑符号:集成非门电路:TTL:74LS04,内部包含6个非门电路。CMOS:CD4069,6个非门,电源电压不同

。例3非门电路,已知输入信号波形,画输出信号波形。解:5.2.2复合逻辑门电路将与、或、非等基本逻辑运算组合起来,就构成复合逻辑,相应的门电路称为复合逻辑门电路。常用复合逻辑门电路:与非门、或非门、与或非门、异或门、同或门等1.与非门电路先对输入变量进行与运算,再对其结果进行非运算。两个输入变量的与非逻辑表达式:逻辑符号:逻辑功能:有0出1,全1出0逻辑状态表(真值表)000111100111ABY集成与非门电路:TTL:74LS00,含4个两输入与非门。CMOS:CD4011,含4个两输入与非门。例4两输入与非门电路,画输出信号波形。解:2.或非门电路先对输入变量进行或运算,再进行非运算。两个输入变量的或非逻辑表达式:逻辑符号:逻辑功能:有1出0,全0出1逻辑状态表(真值表)000101100101ABY集成或非门电路:CMOS:CD4001,含4个两输入或非门。

TTL:74LS02、74LS28,含4个两输入或非门。例5两输入或非门电路,已知输入信号波形,画输出信号波形。解:结论:与门、与非门、或门、或非门电路的控制作用与门与非门或门或非门信号输入端控制端控制端为高电平时:与门、与非门开门;控制端为低电平时:与门、与非门关门。控制端为低电平时:或门、或非门开门;控制端为高电平时:或门、或非门关门。3.与或非门电路与运算和或非运算的组合,先对输入变量A、B和C、D分别进行与运算,再对运算的结果进行或非运算。逻辑表达式:逻辑符号:集成与或非门:TTL:74LS51,CMOS:CD4085。4.异或门逻辑表达式:逻辑符号:逻辑表达式:逻辑符号:5.同或门逻辑状态表(真值表)001010ABY=A⊕BY=A⊙B0110111001逻辑功能:相同出0,相异出1逻辑功能:相异出0,相同出16.三态输出与非门(三态门)三种输出状态:低电平、高电平、高阻状态。高阻状态(开路状态):输出端与外界成开路状态。逻辑符号:控制端,高电平有效控制端,低电平有效

0高阻0

0

1

1

0

1

11

1

0

111

1

10ABENY

1高阻0

0

0

1

0

1

01

1

0

011

1

00ABENY用途:用一条数据总线分时传输数据。减少数据总线的数目,广泛用于计算机中。多个三态门连接到一条数据总线上,在某一段时间内,只让某一个三态门与总线接通,传输数据,其余三态门处于高阻状态,与总线断开。多个三态门轮流与总线接通,既能实现数据传输,又不会相互干扰。“1”“0”“0”5.2.3集成门电路的参数及应用常用的集成门电路主要是TTL门电路、CMOS门电路。TTL门电路:主要由晶体管和电阻组成。常用的TTL门电路:54/74LS××系列、54/74ALS××系列等。54系列:军品(用),74系列:民品(商用);LS:低功耗肖特基系列,ALS:先进低功耗肖特基系列。集成TTL门电路的电源电压:+5V。CMOS门电路:CD4000系列、74HC××系列、74HCT××系列等。CD4000系列:电源电压3~18V,国内产品为CC4000系列;74HC××系列:与相同型号的TTL集成电路具有相同的功能,电源电压是2~6V;74HCT××系列:与相同型号的TTL集成电路具有相同的功能,电源电压是4.5~5.5V,与TTL电路兼容,便于互换。1.集成门电路的型号简介集成门电路的参数很多,应用时要参考生产厂家的产品手册。下面仅举出几个反映与非门性能的主要参数。(1)输出高电平UOH和输出低电平UOL

UOH:一个或几个输入端为低电平时,与非门输出高电平的值。对于TTL门电路,典型值为3.6V,最小值为2.4V;对于CMOS门电路,接近电源电压UDD。UOL:输入端全为高电平时,与非门输出低电平的值。对于TTL门电路,典型值为0.3V,最大值为0.4V;对于CMOS门电路,接近0V。(2)扇出系数NO

一个与非门带同类门电路的最大数目,表示带负载能力。对于TTL与非门,NO≥8;对于CMOS门电路,可以带无限多个同类门电路。2.集成门电路的主要参数(3)平均传输延迟时间tpd

与非门输入端加一个脉冲电压,输出端脉冲电压有一定的延迟。50%50%上升延迟时间tpd1下降延迟时间tpd2TTL的tpd约在10ns~40ns,此值愈小愈好。输入波形uI输出波形uO(1)多余输入端的处理使用时,集成门电路多余的输入端不能悬空,否则易引进干扰。与门、与非门多余的输入端:与其他输入端并联或接电源,或门、或非门多余的输入端:接地。(2)CMOS门电路的栅极具有很高的输入阻抗,很容易因静电感应而击穿。焊接时电铬铁必须接地,最好是切断电源利用余热进行焊接。测试时所用仪器、仪表都要接地。3.集成门电路使用中注意的问题5.3逻辑代数逻辑代数(布尔代数):由英国数学家乔治·布尔1849年提出,分析数字电路的数学工具。分析数字电路时,输入信号和输出信号用变量表示,变量的取值只有0和1两种,用于表示电路的低电平和高电平。逻辑表达式或逻辑函数:用数学公式表示输出变量与输入变量之间的关系。不研究变量之间的数值关系,研究其逻辑关系。输入变量:A、、B、、C、等输出变量:Y、原变量:A、B、C、Y反变量:、、、正逻辑:0表示低电平、1表示高电平;反之,为负逻辑。5.3.1基本运算法则5.3.2基本定律交换律结合律分配律吸收律反演律(摩根定律)对偶式例1用公式法证明:(1);(2)。证:(1)(2)由分配律例2用列真值表法证明反演律。证:110011111100AB000110111110010000005.3.3逻辑函数的化简在逻辑电路设计中,同一逻辑功能可以用不同的逻辑电路来实现,有的简单,有的复杂。逻辑表达式化简目的:减少元件数目,降低生产成本。化简方法:公式法、卡诺图法1.公式化简法利用逻辑代数的运算和基本定律,对逻辑函数进行化简。(1)并项法利用公式,两项合并为一项,消去一个或多个变量。例3:(2)加项法利用公式,在逻辑式中增加相同的项,再合并化简。例4:(3)配项法利用公式,先将某项乘以,再把该项拆分为两项,然后再与其他项合并化简。例5:(4)吸收法利用吸收律,消去多余因子。例6:例7:例8:2.卡诺图化简法①将逻辑函数式转化为最小项的组合;②将最小项填充到卡诺图中;③根据最小项组合的排列规律,进行化简。非常直观地将逻辑函数化简为最简与或函数式。

(1)最小项(乘积项)每个输入变量均以原变量和反变量形式出现一次,且仅一次。对于n输入变量,其相应的乘积项有2n个。(2)相邻项两个最小项中,只有一个变量以原变量或反变量的形式各出现一次,其余变量的形式不变。两个相邻项相加,可消去以原变量或反变量的形式各出现一次的那个变量。(3)卡诺图与最小项对应的、按一定规则排列的方格图。n个变量的卡诺图有2n个方格。行和列分别标出变量及其状态:0代表反变量,1代表原变量。两个变量的排列次序要保证相邻的方格中填充的是相邻项。每一小方格填入一个最小项。小方格内也可填充最小项的编号:最小项的二进制数对应的十进制数。(4)用卡诺图化简逻辑函数式的步骤①利用配项法将函数式中的非最小项转化为最小项。②画卡诺图。函数式中最小项对应方格内填“1”,其余为空。③圈“1”。按1、2、4、8(2n)个一组,找“1”的相邻项,并用方框圈起来。④合并最小项。将相邻项方框中不变的变量保留,将既取原变量也取反变量的变量化简掉。⑤写最简函数式。将所有方框中相邻项化简得到的结果相加。注意:①最上边与最下边、最左边与最右边也是相邻项。②每个方框要最大。2n个相邻项可化简掉n个变量。相邻项越多,化简掉的变量越多,函数式越简单。③圈数要最少。一个最小项可出现在多个相邻项中,但每圈一个相邻项方框,至少要有一个未圈过的“1”,避免出现多余项。解:例9应用卡诺图化简逻辑函数111100ABC10011110解:例10应用卡诺图化简逻辑函数可直接将函数式中的非最小项对应的方格内填“1”。11100ABC10011110解:例11应用卡诺图化简逻辑函数1111111111AB00011110CD00011110解:例12应用卡诺图化简逻辑函数1AB00011110CD00011110111解:例13应用卡诺图化简逻辑函数AB00011110CD000111101111111101111111另解:111111111111111空的小方格少时圈“0”AB00011110CD000111105.4组合逻辑电路分析与设计数字电路分:组合逻辑电路、时序逻辑电路。组合逻辑电路的特点:在任何时刻,输出状态只取决于当前的输入状态,与电路原来的状态无关。组合逻辑电路的分析:根据给定的逻辑电路图,通过写出表达式、列出真值表,分析其逻辑功能。组合逻辑电路的设计:根据给定的设计要求,通过列真值表、写出表达式并化简,设计出符合要求的电路。14.4.1组合逻辑电路的分析步骤:(1)由逻辑电路图逐级递推,写各个输出端的表达式。(2)化简各输出端的表达式。

(3)列出逻辑真值表。(4)根据逻辑表达式和真值表分析电路的功能。例1分析逻辑功能。解:(1)列表达式并化简

(2)列真值表

000101110101ABY(3)由真值表可知:当输入A、B相同时,输出Y为1;当输入A、B相异时,输出Y为0。具有同或功能——同或门电路。例2分析逻辑功能。解:(1)列表达式并化简

(2)列真值表

1(3)由真值表可知:当输入A、B、C全为0或全为1时,输出Y为1。该电路为判一致电路,用于判断三个输入端的状态是否一致。ABYC00000010010001101000101011011115.4.2组合逻辑电路的设计组合逻辑电路的设计过程与分析过程相反,设计步骤:(1)分析设计要求并列出真值表。根据设计要求,确定输入变量和输出变量,并为变量赋值(确定变量的取值0和1所对应的电路状态);将输入变量所有组合按二进制数递增的顺序排列,列真值表。(2)根据真值表列出逻辑函数表达式。对于真值表中所有输出变量为1的项,将输入变量最小项进行逻辑加法,写出与或表达式。(3)对逻辑函数进行化简。得最简与或表达式;若有特殊要求(如要求化简成与非表达式),再变换成类型符合要求的逻辑表达式。(4)根据化简或变换后的逻辑函数表达式,画出逻辑电路图。例3在某项比赛中有3名裁判,只有获得两名以上裁判的认可,参赛选手的成绩才有效,试设计电路实现上述功能。解:(1)分析设计要求并列出真值表。3名裁判的判罚情况为输入变量:A、B、C,规定:裁判认可取值“1”,不认可取值“0”。评判结果即参赛选手的成绩为输出变量:Y,规定:选手成绩有效为“1”,成绩无效为“0”。列出真值表:0ABYC0000001001010110100110111101111(2)根据真值表列出逻辑函数表达式。0ABYC0000001001010110100110111101111(2)根据真值表列出逻辑函数表达式。(3)对逻辑函数进行化简。11100ABC100111101(4)根据逻辑函数表达式画出逻辑电路图。若由与非门电路实现上述逻辑功能,变换逻辑函数表达式例4设计一个能实现两个4位二进制数加法运算的电路。解:半加器:两个1位二进制数相加,不考虑低位进位的电路。全加器:两个1位二进制数和低位的进位相加的电路。(1)设计一个全加器。①列全加器真值表。输入变量:两个加数Ai、Bi

,低位的进位Ci-1,输出变量:相加的本位结果Si,相加产生的进位Ci,00000001001010110100110111101111AiBiCiCi-1Si0110100100000001001010110100110111101111AiBiCiCi-1Si01101001②对相加产生的结果Si、进位Ci分别写逻辑函数式,并化简。逻辑符号

(2)设计4位加法器。③画出逻辑电路图。1个全加器能实现1位二进制数的加法运算,将4个全加器串联在一起,可构成4位二进制数的加法器。构成方法:低位全加器的进位输出端CO—高位全加器的进位输入端CI,最低位全加器的CI端接地。串行进位加法器:各级之间串联关系。进位输入由前一级低位的进位输出提供。优点:电路简单。缺点:低位→高位逐级运算,运算速度慢。并行进位(超前进位)加法器:运算速度快,但电路复杂。集成二进制加法器:74LS82(2位,串行进位)、

74LS83(4位,超前进位)、

74LS283(4位,超前进位)等。1615141312111091234567874LS83B3S3COCIGNDB0A0S0A3S2A2B2

UCCS1B1A11615141312111091234567874LS283UCCB2A2S2A3B3S3COS1B1A1S0A0B0CI

GND

ΣCICO53141262151141131079168A4

A5

A6

A7

B4

B5

B6

B7

S4

S5

S6

S7

C7C4-1UCCGND两片74LS283实现八位二进制加法运算:GND

ΣCICO53141262151141131079168A0

A1

A2

A3

B0

B1

B2

B3

S0

S1

S2

S3

C3C0-1UCC5.5编码器与译码器5.5.1编码器编码:将某些具有特定意义的信号用二进制数表示。编码器:实现编码的电路。常用的编码器:二进制编码器、二-十进制编码器等。普通编码器:输入变量(输入信号)之间存在互相排斥的约束关系;优先编码器:输入变量之间不存在互相排斥的约束关系,按照输入变量优先权的高低进行编码。互相排斥的约束关系:当某一个输入变量为0时,其他输入变量不能为0,或者,当某一个输入变量为1时,其他输入变量不能为1。1.二进制编码器二进制编码器:用n个输出变量组成的n位二进制数,表示N=2n个输入变量。2位、3位、4位二进制编码器可分别对4个、8个、16个输入变量进行编码,称为4/2线、8/3线、16/4线编码器。3位二进制普通编码器:8个输入变量:I7~I0,互相排斥3个输出变量:Y2~Y0

输入输出I7I6I5I4I3I2I1I0Y2Y1Y00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111输入输出I7I6I5I4I3I2I1I0Y2Y1Y000000001000000000100010000010001000001000011000100001000010000010101000000110100000001111000000011100010000010102.二-十进制编码器二-十进制编码器(10/4线编码器,BCD编码器):10个输入变量代表十进制数码0~9,输入变量用4个输出变量组成的4位二进制数表示。4位二进制数共有16个状态,对10个输入变量进行编码时有多种编码方式,通常使用8421码。8421码:输出变量Y3~Y0所在位对应十进制数的权值分别为8、4、2、1。8421BCD码普通编码器:10个输入变量——I9~I0,互相排斥,

4个输出变量——Y3~Y0。输入输出I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y000000000010000000000001000010000000100001000000010000011000001000001000000100000010100010000000110001000000001110100000000100010000000001001十键8421码编码器+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91k

×10S001S12S23S34S45S56S67S78S89S9&

≥1所有键都未按下,输出0000S0键按下,输出0000S0键按下,灯亮所有键都未按下,灯不亮110013.集成二-十进制优先编码器74LS147普通编码器:简单;若输入变量不互相排斥,输出编码混乱。优先编码器:可对非互相排斥的输入变量进行编码,人为对所有输入变量规定优先顺序,当多个输入变量同时有效时,只对优先级别最高

的一个输入变量进行编码。74LS147优先编码器:中规模集成电路,8421BCD优先编码。9个输入端:~,输入低电平有效,无输入端。4个输出端:~,输出反码。输入输出0××××××××011010×××××××0111110××××××10001110×××××100111110××××1010111110×××10111111110××110011111110×110111111111011101111111111111优先级最高低电平有效反码01101001111000015.5.2译码器译码:把二进制数“翻译”成特定意义的信号,与编码的过程相反。译码器:实现译码的电路。1.二进制译码器二进制译码器:将n位二进制数翻译为2n个状态输出。对应2个、3个、4个输入变量的译码器,其输出变量分别为4个、8个、16个,分别称为2/4线、3/8线、4/16线译码器。3/8线译码器(3位二进制译码器):3个输入变量——A2~A0,8个输出变量——Y7~Y0,互相排斥,即任何时刻只有一个输出为1,其余为0。输入输出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y000000000001001000000100100000010001100001000100000100001010010000011001000000111100000000110000100010

00常用的中规模集成译码器:双2/4线译码器74LS139,3/8线译码器74LS138,4/16线译码器74LS154等。74LS139功能表双2/4线译码器:A0、A1:输入端

Y0~Y3:输出端S:使能端输出低电平有效S=0时,译码器工作

输入

输出SA0A1Y0110000011001101110

Y1Y2Y3111011101110111利用译码器分时将采样数据送入计算机译码器工作总线2-4线译码器ABCD三态门三态门三态门三态门000脱离总线数据1112.二-十进制译码器二-十进制译码器:把二-十进制代码翻译成10个不同信号输出。4个输入端:A3~A0,输入信号是4位BCD代码。10个输出端:~,输出端按十进制数编号。任何时刻,只有一个输出信号有效,与输入BCD码对应的输出端输出低电平,其余输出高电平。二-十进制译码器74LS42:3.显示译码器数字系统中,通常要把测量和运算结果通过显示器显示出来。显示器的种类有多种:液晶显示器、LED点阵显示器、数码管显示器等。数码管显示器(数码管):显示的字符由七个字段组成,每个字段为一个发光二极管,控制不同字段的二极管发光,显示不同字符。第3脚、第8脚:公共端,接电源或接地,第5脚:接字段h,用于显示小数点,其余管脚:分别接字段a~g。七段数码管显示器类型:共阳极、共阴极。共阳极:公共端接正电源,接低电平的字段点亮。共阴极:公共端接地或电源负极,接高电平的字段点亮。共阳极共阴极共阴极A3A2A1A0agfedcb译码器二十进制代码100101110117个4位gfedcba译码器74LS47:输出低电平有效,接共阳极数码管。译码器CD4511:输出高电平有效,接共阴极数码管。外接限流电阻外接限流电阻译码器74LS47逻辑状态表gfedcbaA3A2A1A0a

b

c

d

e

f

g

000000000010000110011111001000100102001100001103010010011004010101001005011011000006011100011117100000000008100100011009输入输出显示数码译码器CD4511逻辑状态表gfedcbaA3A2A1A0a

b

c

d

e

f

g

000011111100000101100001001011011012001111110013010001100114010110110115011000111116011111100007100011111118100111100119输入输出显示数码5.6数据选择器与数据分配器*5.6.1数据选择器数据选择器:能从多路输入信号中选择一路作为输出的电路,常用的数据选择器有4选1、8选1等。4选1数据选择器:D3~D0—4路数据输入端,Y—数据输出端,A1、A0—地址选择输入端,A1、A0的状态确定D3~D0中的哪一路数据送到Y端输出。4选1数据选择器逻辑功能表DA1A0YD000D0D101D1D210D2D311D3多路选择器广泛应用于多路模拟量的采集及A/D转换器中。集成数据选择器:74LS151(8选1)、74LS153(双4选1)、74LS157(四2选1)、74LS251(8选1,3态)等。74LS151

74LS151逻辑功能表D7~D0:8路数据输入端,Y、:数据输出端,A3~A0:地址选择输入端,:控制端,当=1时,数据选择器被禁止,输出Y=0;当=0时,数据选择接通。A2A1A0DY1××××00000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D75.6.2数据分配器数据分配器:将1路输入信号分配到多个输出端输出,任一时刻,只有一个输出端有输出信号,其余输出端没有输出信号,其功能与数据选择器相反。1/4线数据分配器:D—1路数据输入端,Y3~Y0—4路数据输出端,A1、A0—地址选择输入端,A1、A0的状态确定D端的数据从Y3~Y0中的哪一端输出。4选1数据选择器逻辑功能表A1A0Y3Y2Y1Y000000D0100D0100D0011D000通常不单独制作数据分配器,而是将二进制译码器与数据分配器共用。双2/4线译码器74LS139、3/8线译码器74LS138、4/16线译码器74LS154等都可改进为数据分配器使用。5.7可编程逻辑器件随着微电子技术与加工工艺的发展,数字集成电路已从电子管、晶体管、中小规模集成电路、大规模集成电路发展到专用集成电路(ApplicationSpecificIntegratedCircuit)ASIC。ASIC的出现,极大提高了系统的可靠性,降低了生产成本,同时缩小了电路板的物理尺寸。但由于ASIC设计周期长、灵活性差,改版成本较高,在实际产品开发中其应用范围一直被制约着。20世纪70年代,一种可由用户自行定义逻辑功能(编程)的逻辑器件——可编程逻辑器件(ProgrammableLogicDevice)PLD应运而生,并得到了广泛的应用。PLD芯片内的硬件资源和连线资源由制造厂生产好,用户借助相应的设计软件自行编程,然后通过下载电缆将程序灌入芯片,实现所希望的数字系统。5.7.1PLD的基本概念PLD有三种导线连接方式。硬线连接:“·”表示,固定连接,芯片出厂时已被确定,用户不能改变。可编程连接:“×”表示,芯片出厂时两线是连通的,用户编程时可根据需要将其断开(也叫擦除),或使其继续保持接通。断开连接:两线是断开的,或是编程时被擦除过,两线已不再连通。1.PLD连线与门、或门都分别有一条输入线和一条输出线,输入变量:输入端的A、B、C,输出变量:输出端的Y。与门的输入线又称为乘积线,或门的输入线又称为相加线。2.与门和或门输入互补缓冲器:3.输入互补缓冲器和输出三态缓冲器反相缓冲器输出同相缓冲器输出输入互补缓冲器可提供互补的原变量和反变量,并可增强电路带负载的能力,主要用于PLD的输入电路和反馈输入电路。输出三态缓冲器:在使能控制信号(E)无效时,输出为高阻状态;在使能控制信号(E)有效时,输出。输出三态缓冲器主要用于PLD的输出电路。输入项A、、B、均被编程接通,输出恒等于0,此状态为与门编程的默认状态。输入项A、、B、均不接通,与门保持“悬浮”的1状态。输入项A、固定连接。5.7.2PLD的基本结构两个逻辑门阵列(与阵列和或阵列):核心部分,通过对与阵列、或阵列的编程实现所需的逻辑功能。输入电路:由输入互补缓冲器组成,有的PLD输入电路还包含锁存器或寄存器等时序电路。输出电路:分组合和时序两种方式,组合方式的或阵列经过输出三态缓冲器输出,时序方式的或阵列经过寄存器和三态门输出。有些电路可以根据需要将输出反馈到与阵列的输入端,以增加器件的灵活性。5.7.3PLD的基本类型早期的PLD包括PROM、PLA、PAL、GAL、PGA等。PROM:与阵列固定,或阵列可编程;PLA:与阵列、或阵列均可编程;PAL和GAL:与阵列可编程,或阵列固定。这些PLD由于结构简单,只能实现规模较小的电路。随着芯片制造技术的发展和实际应用的需求,20世纪90年代出现了更大规模的PLD产品,如复杂可编程逻辑器件(ComplexProgrammableLogicDevice)CPLD和现场可编程门阵列(FieldProgrammableGateArray)FPGA。目前常用的PLD主要有:简单的逻辑阵列(PAL/GAL)、复杂可编程逻辑器件CPLD、现场可编程门阵列FPGA。可编程阵列逻辑(ProgrammableArrayLogic)PAL:一种与阵列可以编程、或阵列固定的逻辑器件,即每个输出是若干个与项之和,其中与项包含的变量可以编程选择。PAL的数据输入/输出端和与项的数目在出厂时是固定好的。每个输出与项是2个的PAL,实现了3个输出的组合函数:通用可编程阵列逻辑(GenericArrayLogic)GAL:继PAL之后在20世纪80年代中期推出的一种低密度可编程逻辑器件。GAL与PAL相似:与阵列可编程,或阵列固定连接。GAL与PAL的不同之处:GAL既可用作组合逻辑器件,也可用作时序逻辑器件;GAL的输出引脚既可作为输出端,也可配置成输入端。此外,GAL还可设置加密位,以防他人对阵列组态模式及信息进行非法复制。复杂可编程逻辑器件CPLD:在PAL/GAL的基础上发展起来的。由可编程I/O单元、基本逻辑单元、布线池和其他辅助功能模块构成。可编程逻辑单元密度较PAL/GAL有大幅度提升,一般可以完成相对复杂和较高速度的逻辑功能,如接口转换、总线控制等。优点:内部引脚连线的延时固定、成本低、保密性好;缺点:触发器数量少,不适于复杂的时序逻辑功能。现场可编程门阵列FPGA:在CPLD基础上发展起来的新型高效能可编程逻辑器件。FPGA逻辑复杂度高,器件密度从数万系统门到数千万系统门不等,可以完成复杂的时序与组合逻辑电路功能。FPGA的基本组成部分:可编程I/O、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、IP硬核、各种底层嵌入功能单元等。FPGA的缺点:时序难规划,一般需要通过时序约束、静态时序分析、时序仿真等手段提高并验证时序性能,因此对PFGA而言,时序约束和仿真很重要。优点:功能强大、开发周期短、可反复编程修改、开发工具智能化等,特别是加工工艺的不断改进,使FPGA成为当今硬件设计的首选方式之一。第6章触发器与时序逻辑电路6.2寄存器6.3计数器6.1双稳态触发器6.4555定时器及其应用*本章要求1.掌握RS、JK、D触发器的逻辑功能及不同结构触发器的触发特点。2.掌握寄存器、移位寄存器、二进制计数器、十进制计数器的逻辑功能,会分析简单的时序逻辑电路。3.会使用本章所介绍的各种集成电路。4.了解集成555定时器及由它组成的单稳态触发器和多谐振荡器的工作原理。组合逻辑电路特点:输出仅仅与当前的输入状态有关,与电路的原状态无关。没有记忆功能。时序逻辑电路特点:输出不仅取决于当前的输入,而且还与电路的原状态有关。具有记忆功能:当输入信号消失后,电路状态仍维持不变。双稳态触发器:时序逻辑电路的基本单元。具有记忆功能。①具有两个稳定状态,即0态、1态;②能根据当前的输入信号和原状态,置成0态或1态;③当输入信号消失后,被置成的0态或1态能保存下来。种类很多:RS、JK、D、T触发器等。6.1双稳态触发器6.1.1.基本RS触发器电路组成:反馈线两个输出端:状态相反。0态:Q=0,=1;1态:Q=1,=0。两个输入端:低电平有效。:直接置1端或置位端;:直接置0端或复位端。低电平有效逻辑功能:011100有0出1,全1出0不论触发器的原状态为何,Q=1,置1。100011不论触发器的原状态为何,Q=0,置0。逻辑功能:111100有0出1,全1出0不论触发器的原状态为何,Q=1,置1。不论触发器的原状态为何,Q=0,置0。设原态为1态,Q=1,10状态不变设原态为0态,Q=0,001101保持,记忆逻辑功能:0011有0出1,全1出0不论触发器的原状态为何,Q=1,置1。不论触发器的原状态为何,Q=0,置0。设原态为1态,Q=1,设原态为0态,Q=0,输出状态不确定。禁止此输入状态。状态不变保持,记忆11110若先翻转01若G1先翻转,则为“0”态“1”态逻辑功能:有0出1,全1出0不论触发器的原状态为何,Q=1,置1。不论触发器的原状态为何,Q=0,置0。设原态为1态,Q=1,设原态为0态,Q=0,输出状态不确定。禁止此输入状态。状态不变保持Q功能011置1100置011不变保持00禁用基本RS触发器逻辑功能表例1基本RS触发器,已知输入信号波形,画输出信号波形。假定Q的初始状态为0。解:Q功能011置1100置011不变保持00禁用6.1.2可控RS触发器电路组成:时钟信号(时钟脉冲信号,时钟脉冲,同步信号):协调各部分的动作顺序,或使电路的各部分同步动作。钟控触发器(可控触发器):受时钟脉冲控制的触发器。基本RS触发器导引电路5个输入端:CP:时钟信号,控制导引电路的工作状态。S:置位端或置1端R:复位端或置0端:直接置位端:直接复位端高电平有效不受CP控制(异步工作方式)低电平有效预置初始状态平时高电平逻辑功能:CP=0:不论S、R状态如何,G3、G4输出都为1,

G1、G2输出状态保持不变。CP=1:S、R端的输入信号通过G3、G4,影响G1、G2的输出。电平触发01111控制端高电平,与非门开门逻辑功能:(1)S=1,R=0:CP=11111001触发器置1。10(2)S=0,R=1:011001触发器置0。(3)S=0,R=0:0011触发器状态不变。(3)S=1,R=1:1100输入状态不允许。可控RS触发器逻辑功能表SRQ功能101置1010置000不变保持11禁用CP=1例2可控RS触发器,已知输入信号波形,画输出信号波形。假定Q的初始状态为0。解:SRQ功能101置1010置000不变保持11禁用空翻例2可控RS触发器,已知输入信号波形,画输出信号波形。假定Q的初始状态为0。解:解决空翻办法:①限制CP脉冲的宽度,CP=1期间,输入信号不能变化;②采用特殊设计的电路(边沿触发器):触发器只在CP脉冲的某个边沿(上升沿或下降沿)对输入信号取样,在其他时间,不取样,输入信号的变化不影响输出。空翻6.1.3JK触发器有三种触发方式:边沿触发,脉冲触发,具有数据锁定功能。逻辑功能相同。JK触发器逻辑功能表JKQn+1功能00Qn保持010置0101置111计数Qn:触发器的原状态,Qn+1:在CP脉冲作用后触发器的新状态。1.边沿触发JK触发器Q、:输出端;J、K:输入端,高电平有效;、:直接置位端和复位端,不受CP脉冲控制;CP:时钟脉冲信号。边沿取样下降沿触发上升沿触发下降沿触发:根据CP脉冲下降沿时刻的J、K输入状态,触发器在CP脉冲的下降沿触发翻转。上升沿触发:根据CP脉冲上升沿时刻的J、K输入状态,触发器在CP脉冲的上升沿触发翻转。边沿取样例3下降沿触发的JK触发器,画输出信号波形。假定Q的初始状态为0。解:例4上升沿触发的JK触发器,画输出信号波形。假定Q的初始状态为0。解:JKQn+100Qn01010111集成电路74LS112:包含两个下降沿触发的边沿JK触发器。2.脉冲触发的主从JK触发器主从型JK触发器:两个可控RS触发器(主、从触发器)串联。时钟脉冲先使主触发器翻转,再使从触发器翻转,且主、从触发器状态一致。正脉冲触发负脉冲触发正脉冲触发:CP脉冲的高电平期间接收输入信号,结果保存在主触发器中,CP脉冲下降沿将保存在主触发器中的结果送到从触发器,翻转。存在空翻现象:在CP=1期间,若输入信号变化,保存在主触发器中的结果会发生变化。时间延迟时间延迟集成电路SN74107:包含两个正脉冲触发的主从JK触发器。边沿取样边沿取样3.具有数据锁定功能的主从JK触发器下降沿触发:在CP脉冲的上升沿取样J、K输入信号,结果保存在主触发器中,在CP脉冲的下降沿,将保存在主触发器中的结果送到从触发器中,翻转。时间延迟下降沿触发上升沿触发不存在空翻现象:只在上升沿处瞬时取样输入信号,只要输入信号在上升沿处保持很短一段时间内稳定即可。时间延迟集成电路SN74111:包含两个下降沿触发的数据锁定主从JK触发器。JK触发器是一种功能比较完善、应用极为广泛的触发器。内部电路结构不同的触发器具有不同的触发特性,要清楚其逻辑符号所代表的含义。JK触发器三种触发方式比较边沿触发脉冲触发主从型数据锁定主从型SR1J1KQQC1SDJKCPRDSR1J1KQQC1SDJKCPRD上升沿采样,上升沿触发下降沿采样,下降沿触发下降沿触发上升沿触发正脉冲触发下降沿触发SR1J1KQQC1SDJKCPRDSR1J1KQQC1SDJKCPRD负脉冲触发SR1J1KQQC1SDJKCPRD高电平采样,下降沿触发低电平采样,上升沿触发上升沿触发SR1J1KQQC1SDJKCPRD上升沿采样,下降沿触发下降沿采样,上升沿触发——边沿采样——时间延迟6.1.4D触发器Q、:输出端;D:输入端;、:直接置位端和复位端,不受CP脉冲控制;CP:时钟脉冲信号。边沿采样上升沿触发下降沿触发D触发器逻辑功能表Qn+1:在CP脉冲作用后触发器的新状态。Qn+1取决于信号D的状态。DQn+1功能11置100置0上升沿触发:根据CP脉冲上升沿时刻D状态,在上升沿翻转。不产生空翻现象。边沿采样例5上升沿触发的D触发器,画输出信号波形。假定Q的初始状态为0。解:DQn+1功能11置100置0集成电路74LS74:包含两个上升沿触发的D触发器。其他的D触发器有CD4013、74LS174、74LS175、74LS273等。6.1.4触发器逻辑功能的转换T触发器逻辑功能1.JK触发器转换成T、Tˊ触发器边沿采样上升沿触发下降沿触发TQn+1功能0Qn保持1计数T′触发器:T端保持为1。只有计数功能。用于计数器中。边沿采样2.D触发器转换成Tˊ触发器CPQD=Q3.JK触发器转换成D触发器D触发器的这种接法用于计数器中。习题6-1

JK触发器的接法如图所示,设初始状态为0,则输出Q的波形为图中的()。下降沿触发的边沿JK触发器Q=0时,J=1,K=1,翻转为1;Q=1时,J=0,K=1,置0。A习题6-6对于上图中触发器的接法,设初始状态不定,其作用为()?A.计数;B.置0并保持;C.置1并保持;D.保持原状态不变。A习题6-2

JK触发器的接法如图所示,设初始状态为0,则输出Q的波形为图中的()。下降沿触发的边沿JK触发器Q=0时,J=1,K=1,翻转为1;Q=1时,J=1,K=0,置1。D习题6-6对于上图中触发器的接法,设初始状态不定,其作用为()?A.计数;B.置0并保持;C.置1并保持;D.保持原状态不变。C习题6-3

JK触发器的接法如图所示,设初始状态为0,则输出Q的波形为图中的()。下降沿触发的边沿JK触发器Q=0时,J=0,K=1,置0。Q=1时,J=0,K=0,保持1。C习题6-6对于图中触发器的接法,设初始状态不定,其作用为()?A.计数;B.置0并保持;C.置1并保持;D.保持原状态不变。D习题6-4

D触发器的接法如图所示,设初始状态为0,则输出Q的波形为图中的()。上升沿触发的D触发器Q

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