计算机组成ALU实验报告

计算机组成与系统结构实验报告院（系）：计算机科学与技术学院专业班级：学号：姓名：同组者：指导教师：实验时间：2012年3月28日实验目的:进一步熟悉AltebraQuartusII开发环境（包括各种输入方法、功能仿真、综合实现等）。进一步熟悉运用VerilogHDL语言进行编程。3.熟悉算术逻辑部件的设计，实现11条指令中运算的ALU。实验仪器：PC机（安装Altebra公司的开发软件QuartusII） 一台实验原理： 11条目标指令的ALU，输入为两个32位操作数A和B，其中核心部件是能够进行加减运算的加法器，加法器除了输出和/差Add_Result以外，还有进位标志Add_carry、零标志Zero、溢出标志Add_Overflow和符号标志Add_Sign。 ALU的操作由一个ALU操作控制信号生成部件产生的控制信号来控制，该控制信号的输入是ALUctr信号，输出有4个控制信号：SUBctr、Opct、Ovctr、SIGctr。ALUctr的三位编码及其对应的操作类型和ALU控制信号ALU<2:0>操作类型SUBctrOVctrSIGctrOpctr<1:0>Opctr的含义000addu00X00加法器的输出结果001add01X00加法器的输出结果010orX0X01“按位或”输出结果011未用100subu10X00加法器的输出结果101sub11X00加法器的输出结果110sltu10010小于置位结果输出111slt10110小于置位结果输出实验过程及实验记录：1完成代码的编写，并调试运行。Alu模块modulealu(A,B,ALUctr,Zero,Overflow,Result);parametern=32;input[n-1:0]A,B;input[2:0]ALUctr;outputZero,Overflow;output[n-1:0]Result;wireSUBctr,OVctr,SIGctr,SignA,SignB,Cin;wire[1:0]OPctr;wire[n-1:0]X,Y,Z,Less,M,N,Add_Result;wireAdd_Carry,Add_Overflow,Add_Sign;assignM={n{1'b0}};assignN={n{1'b1}};assignSUBctr=ALUctr[2];assignOVctr=!ALUctr[1]&ALUctr[0];assignSIGctr=ALUctr[0];assignOPctr[1]=ALUctr[2]&ALUctr[1];assignOPctr[0]=!ALUctr[2]&ALUctr[1]&!ALUctr[0];assignCin=SUBctr;assignX=B^{n{SUBctr}};assignY=A|B;assignSignA=Cin^Add_Carry;assignSignB=Add_Overflow^Add_Sign;assignOverflow=Add_Overflow&OVctr;Adderad(Cin,A,X,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero);MUX2to1m1(SignA,SignB,Less,SIGctr);defparamm1.k=1;MUX2to1m2(N,M,Z,Less);MUX3to1m3(Add_Result,Y,Z,Result,OPctr);endmodule2选1模块moduleMUX2to1(X,Y,Z,ctr);parameterk=32;input[k-1:0]X,Y;outputreg[k-1:0]Z;inputctr;always@(XorYorctr)if(ctr)Z<=X;elseZ<=Y;endmodule3选1模块moduleMUX3to1(A,B,C,D,ctr);parameterk=32;input[k-1:0]A,B,C;outputreg[k-1:0]D;input[1:0]ctr;always@(AorBorCorctr)if(ctr==2'b00)D=A;elseif(ctr==2'b01)D=B;elseif(ctr==2'b10)D=C;endmodule加法器模块moduleAdder(Cin,X,Y,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero);parameterk=32;input[k-1:0]X,Y;inputCin;outputreg[k-1:0]Add_Result;outputAdd_Carry,Add_Overflow,Add_Sign,Zero;regAdd_Carry;assignZero=~|Add_Result;assignAdd_Sign=Add_Result[31];assignAdd_Overflow=Add_Carry^Add_Result[k-1]^X[k-1]^Y[k-1];always@(XorYorCin){Add_Carry,Add_Result}=X+Y+Cin;endmodule按位或小于置1，大于置0溢出标志2.进行仿真并验证其正确性：按位或小于置1，大于置0溢出标志零标志零标志总结与思考： 通过此次试验，对算术逻辑部件有了较为深入的了解，掌握了11条目标指令的ALU实现的方法，锻炼了自己的硬件设计能力和编程技巧。 本设计采用了verilog硬件描述语言文本输入方式，在确立总体预期实现功能的前提下，分层次模块进行设计。通过此设计，我对verilog硬件描述语言有了更深入的了解，也在原来所学的理论基础上得到了进一步的应用。但是由于经验不足，有些地方还学要做进一步的改善。通过这次课程设计，我再一次体验到了细心对于一个编程者的重要性，以