第4章自测练习解答

3~53~5脚，9~11脚都接逻辑0时，输出为（ ABCD );而当3~5脚，9~11第四章节4.1组合逻辑电路的分析）有关，而与（电路原来所处的自测练习）有关，而与（电路原来所处的组合逻辑电路的输出仅仅只与该时刻的 （输入状态 ）无关。•下图中的两个电路中，图（ a）电路是组合逻辑电路。&—F1>1•A—■(a)(b)ABF2题2图.如果与门的输入是A、B,与门的输出逻辑表达式是（AB.下表所示真值表表示的逻辑功能是（ 1位加法器）（1位加法器、1位减法器）。题4真值表ABL1 L20000010110011110•一组合逻辑电路如用两级或非门构成，则其逻辑表达式应写成（ c）:（a）与-或式 （b）非-与式 （c）或-非式 （d）或-与式),F2=),F2=(ABBCC题6图ABCAC题6图ABCAB—F24.2组合逻辑电路的设计自测练习.若用74LS00实现函数卩=AB,A、B分别接74LS00的4、5脚，则输出F应接到74LS00的（6）脚。74HC54芯片处于工作状态，如果其1、2、12、13脚分别接逻辑变量A、B、C、D,当脚都接逻辑1时，输出又为（ 0 ）。•若要实现函数F=（A+E） （B+D），则用哪种芯片的数量最少（b）（a） 74LS00 （b） 74LS02 （c） 74HC58 （d） 74HC54•实现逻辑函数F二AB-AC可以用一个（与或 ）门；或者用（三）个与非门;或者用（三 ）个或非门。.下面真值表所对应的输出逻辑函数表达式为 F=（am（2,3,5,7） ）。题5真值表ABCF00000010010101111000101111001111如果用74LS00实现图4-5所示的逻辑电路图，则相应的接线图为（A、B接1、2脚，3、4脚短接，C接5脚，A、B接9、10脚，8脚接12脚，6脚接13脚，F接11脚）。如果用74LS02实现图4-10所示的逻辑电路图， 则相应的接线图为（A、B接2、3脚，1、 5脚短接，C接6脚，D接&9脚，10脚接12脚，4脚接11脚，F接13脚 ）。&如果用74HC58实现图4-12所示的逻辑电路图，则相应的接线图为（ A、B、C、D接2、 3、4、5脚，F接6脚）。9•如果用74HC54实现图4-14所示的逻辑电路图，则相应的接线图为（A接1、3脚B接9、12脚，C接2、10脚，D接4、13脚，5、11脚接逻辑1,F接6脚）。4.3编码器自测练习•二进制编码器有8个输入端，应该有（3 ）个输出端。.三位二进制优先编码器 74LS148的输入2,4,13引脚上加入有效输入信号，则输出代码为（000 ）。.二-十进制编码器有（4 ）个输出端。二—十进制优先编码器 74LS147的输入端第3、12、13引脚为逻辑低电平，则输出第 6脚为逻辑（低）电平，第7脚为逻辑（低）电平，第9脚为逻辑（高）电平，

第5.6.7.现。第5.6.7.现。&图4-24是用两片74LS148接成的一个16-4线优先编码器,输出信号EO为（输出使能端14脚为逻辑（高 ）电平。74LS148输入端中无有效信号时，其输出 CS为（1 ），EO为（074LS148输出端代码以（反码 ）（原码，反码）形式出现。74LS147输入端为（低）电平有效，输出端以（反码）（原码，反码）形式出),CS为（输出标志位输入信号EI）。为输入使能端，4.4译码器自测练习1.（ 编码器2.（ 译码器•二进制译码器有输出中有（一）（译码器、1.（ 编码器2.（ 译码器•二进制译码器有输出中有（一）（译码器、）（译码器、n个输入端，）个为1的特点是在任一时刻只有一个输入有效。的特点是在任一时刻只有一个输出有效。且对应于输入代码的每一种状态,（或为1）。）根输出线，所以又称为（四编码器）

编码器）（2n）个输出端。

（或为0），其余全为0）根输入线，（•由于二-十进制译码器有（四线-（十）线译码器。•对于二进制译码器，其输出为（输入变量组成•74LS138要进行正常译码，必须满足 G1=（1）的全部最小项。，G2a=（0 ），G2b=（ 0.当74LS138的输入端G1=1,G2a=0,G2b=0,A2AjA0=101时，它的输出端（Y)。)(Y0~Y7)）个输出端，输出（低 ）电平有效。）个输出端，输出（低 ）电平有效。）极数码管，74LS48可驱动共（阴 ）极数码管。）个输出端，输出（低 ）电平有效。）个输出端，输出（低 ）电平有效。）极数码管，74LS48可驱动共（阴 ）极数码管。LT=1，RBI=1，BI/RB0=1，DCBA=0110时，输出端abcdefg=（001）;当BI/RBO=0，而其它输入端不变时，输出端3)输入端的与非门，其输入端信号分别由74LS138的输出端（Yo、丫5、丫7）（丫0~丫7）产生。为0。74LS138有（八74LS42有（十74LS47可驱动共（阳当74LS48的输入端111 ）;当BI/RBO=0，而其它输入端不变时，输出端abcdefg=（0000000图4-34是将3-8译码器74LS138扩大为4-16译码器。其输入信号A、BC、D中（为最高位。如果用译码器74LS138实现F=ABC-ABC-ABC，还需要一个（3 ）（2,4.5数据选择器与数据分配器自测练习TOC\o"1-5"\h\z1.仅用数据选择器（例如 8选1MUX、4选1MUX）无法实现的逻辑功能是： （a）（a）数据并/串变换；（b）数据选择；（c）产生逻辑函数。一个十六选一数据选择器，其地址输入端有） c）个。（a）16 （b）2 （c）4 （d）8设Ai、Ao为四选一数据选择器的地址输入端， D3、D2、Di、Do为数据输入端，Y为输出端，则输出Y与Ai、Ao及Di之间的逻辑表达式为（a ）。.AiA0D0A1A0DiAiA0D2 ■A1AoD3. AiA0D0 AiA0Di AiA0D2 AiA0D3. A1AoD0 A1AoD1 AiA0D2 AiAoD3A1AoDo A1AoD1 A1AoD2 A1AoD3.参看图4-43，如果74LS151的G=o，A2A1Ao=o11，贝UY=(o)，如此时输入端Do~D7均为1，则Y=(1)o.参看图4-43，如果74LS151的G=1，则Y=(0 )此时输出与输入(无关)(有关，无关)。6.参看题6图，如果变量A、B取值为11,输出Y为(1 );变量A、B取值为00,输出Y为(0 )。0 4>0jC 4%选10——d1MUX1 Yd1MUX0——叱0 叱1 AiA(j1 扎&AB AB7.参看题7图，输出7.参看题7图，输出Y的逻辑表达式为（Y=ABCABAB）。4.6加法器自测练习•半加器有（ 2 ）个输入端，（2 ）个输出端；全加器有（ 3 ）个输入端，（2 ）个输出端。•两个四位二进制数1001和1011分别输入到四位加法器的输入端，并且其低位的进位输入信号为1，则该加法器的输出和值为（ 0101 ）o.串行进位的加法器与并行进位的加法器相比，运算速度（慢 ）（快，慢）。（1100-1011）补码=（0001 ）,（1000-1011）补码=（1101 ）,（1000-1011）原码=（0011 ）o•使用两个半加器和一个（或）门可以构成一个全加器。A、BA、B、C,则其差输出表达式为（送m（1,2,4,7） ），借位输出表达式为（送m（1,2,3,7）4.7比较器自测练习将二进制数A=1011和B=1010作为74LS85的输入，则其三个数据输出端 Li（A>B）为TOC\o"1-5"\h\z（1 ）,L2（A<B）为（0）和L3（A=B）为（0 ）。74LS85不进行级联时，其三个级联输入端A7>BAz<B/和A7=B/分别接（低）电平。参看图4-59,将二进制数A=11001011和B=11010100作为八位数值比较器的输入时， 四位数值比较器C0的的三个数据输出端分别为（Li（A>B）为1丄2（A<B）为0和L3（A=B）为0 ）;四位数值比较器Ci的的三个数据输出端分别为（L〔（A>B）为0 ,L2（A<B）为1和L3（A=B）为0 ）。4.8码组转换电路自测练习•需要（4 ）位才能将一个十进制数字编码为BCD码。.将8421BCD码10000101转换为二进制码为（1010101 ）。.将（1010）2转换为格雷码是（1111 ）。•将格雷码（0100）g转换为二进制数是（ 0111 ）。将8位二进制码转换为格雷码，需要（八）个异或门构成。4.9组合逻辑电路的竞争与冒险自测练习1.组合逻辑电路的竞争现象是由（同一个门的输入信号，由于它们在此前通过不同数目的门，经过不同长度导线后到达门输入端的时间会有先