FPGA1位全加器的设计

#FPG/现代数字系统设计实验报告姓名：学号：班级：指导老师:实验日期:实验一1位全加器的设计一、 实验目的熟悉QUARTUSII软件的使用；熟悉实验箱的使用；掌握利用层次结构描述法设计电路。二、 实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成， 其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上 SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。ill 112图1全加器方框图三、实验步骤在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6；新建Verilog语言文件，输入如下半加器 Verilog语言源程序；modulehalf_adder(a,b,s,co);inputa,b;outputs,co;assignco=a&b;assigns=aAb;endmodule保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性选择菜单FiletCreate/Update宀CreateSymbolFilesforcurrentfile ，创建半加器模块；新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图

1所示连接电路。并将输入 a」nput、b_input、c_input连接到FPGA的输出端，便于观察。完成后另保存 full_adder。图2全加器原理图对设计进行全编译，如出现错误按照错误提示进行修改。分别进行功能与时序仿真，在进行功能仿真前必须先生成功能仿真网络表，才可进行功能仿真，验证全加器的逻辑功能。锁定引脚ToDE2上的名称LocationainputSW[0]PINN25binputSW[1]PINN26cinputSW[2]PINP25aoutputLEDR[0]PINAE23boutputLEDR[1]PINAF23coutputLEDR[2]PINAB21sumoutputLEDG[0]PINAE22coutoutputLEDG[1]PINAF229.下载采用JATG方式进行下载，通过SW0,SW1,SW2分别代表a_input、b_input、c_input作为输入，LEDR[O]，LEDR[1]，LEDR[2]的亮灭显示分别代表a，b，co的状态，亮表示输入为1,灭表示输入是0。全加器的结果输出 sum_output、cout_output用LEDG[0]，LEDG[1]亮灭显示，同样，亮表示输入为 1，灭表示输入是0。通过设置不同的输入验证全加器的逻辑输出显示。

四、实验结果Kane畑Ikit1468nsKane畑Ikit1468nsIFOBObB1吹BI呼3£B0)ps]0皿201：4875H5J图3半加器功能仿真结果1nn l1.半加器的功能仿真与时序仿真:)PE30.qn*llfi肚5KJIFOaBO1IFI1)B1coBO5M图4半加器时序仿真结果由以上两个功能仿真与时序仿真对比可以看到， 在功能仿真图中，输入到输出是不考虑器件及电路延时的情况下的功能上的仿真验证。 通过功能仿真结果可以看到所设计电路是达到预想要求，实现了半加器的功能。而时序仿真是在将设计适配到芯片后的仿真验证， 考虑有延时情况下的结果，从而可有效地分析出设计中的竞争和冒险， 一般接近最后作出的硬件结果。明显的可以看出输出到输入是存在延时， 因为是纳秒级单位的，所以在波形上有直观的表现。2.全加器的功能仿真与时序仿真:1QVM 漁2 aDQ.^li10.077n±JlL_lIIputrrQla_o.ulpnlJ-rrV.iivput」it_QTLlfUlli■l>4c.inputrii05r百mjqtpatri ii厂~i厂图5全加器功能仿真1jps ID.0ns 20.0ns 3D.ns14.815•0a.inpqt.JrJ1 L'一.b.i叩叽豆■恻Iputjr1 1 l_i111r 1l_j—J Lj~1rnr1 r~u图6全加器时序仿真同样，由以上两个功能仿真与时序仿真对比可以看到，与半加器得到的结果相似之处，在功能仿真图中，得到的输出波形结果是正确的， 实现了全加器的功能。 而时序仿真是存在明显的延时，可以看出输出到输入不像功能仿真那么理想， 在纳秒级单位的情况下可以明显看到波形的差距，存在着延时导致的毛刺。五、思考题为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？答：因为实验中要求所保存的文件名要与模块名相同， 而保存的名字要符合其功能，弄混full_adder和half_adder的话，会导致结果错误，不能正常运行。对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？答：功能仿真仅仅是在原理之下进行的，不考虑硬件结果，主要是测试是否设计正确。时序仿真要考虑延时的情况，结果比较真实，更贴近真实结果。为什么要进行引脚锁定？答：只有锁定引脚后，在 FPGA