FPGA跨时钟域处理的注意事项_第1页
FPGA跨时钟域处理的注意事项_第2页
FPGA跨时钟域处理的注意事项_第3页
FPGA跨时钟域处理的注意事项_第4页
全文预览已结束

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

FPGA跨时钟域处理的注意事项1、跨时钟域之间不能存在组合逻辑。跨时钟域本身就容易产生亚稳态，如果在跨时钟域之间存在组合逻辑会大大增加竞争冒险出现的概率。这一点在实际设计中通常会因为粗心而导致设计异常，如下边代码中的S_clr_flag_a_all信号，就是在扩展时不小心使用了组合逻辑，这种情况下由于竞争冒险，会导致跨时钟域后的b信号出现一个clk的异常电平。此时的跨时钟域电路为：正确的处理方法是使用时序逻辑进行扩展：正确的电路为：2、跨时钟域信号要集中在一个位置跨时钟域，然后再使用，不能分别跨时钟域处理。如下图，a时钟域的a信号要在b信号内的b和b2两个位置使用，正确的处理如下：错误的处理方式如下，这种处理方式下，由于b和b2分别做的跨时钟域，由于时钟抖动、走线路径的原因，会导致b和b2不同步，如果该信号是一个关键的控制信号，会导致系统异常，要注意避免这种情况的发生。

人人文库> 全部分类> 行业资料 > 信息产业

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论