FPGA设计与VHDL实现 课件 ch11 VHDL设计实例

FPGA设计与VHDL实现VHDL设计实例第十一章英特尔FPGA中国创新中心系列丛书普通高等教育”十三五”规划教材01m序列产生器EDA技术及其发展M序列的原理与性质m序列是最大长度线性反馈移位寄存器序列的简称，m序列有很多优良的特性，例如它同时具有随机性和规律性，好的自相关性等。m序列的应用非常广泛，比如用在扩频CDMA（码分多址）通信系统中，CDMA系统中一般采用伪随机序列（即PN码）做为扩频序列，PN码的选择直接影响CDMA系统的容堇、抗干扰能力、接入和切换速度等性能，而m序列做为一种基本的伪随机序列，具有很强的系统性、规律性和自相关性，可以用做PN码，比如IS一95标准中使用的PN序列就是m序列，利用它的不同相位来区分不同的用户。CDMA系统主要采用两种长度的m序列：一种是周期为215_1的m序列，又称短PN序列；另一种是周期为242_1的m序列，又称为长PN码序列。1EDA技术及其发展用原理图方式产生m序列以n=5、周期为25-I=31的m序列的产生为例，介绍m序列的设计方法。m序列发生器原理图，采用原理图设计方式，可以非常容易地实现，比如在QuartusII环境下，只需调用DFF(D触发器）和XOR（两输入异或门）即可构成。2EDA技术及其发展用VHDL实现m序列采用VHDL也可以很容易地描述m序列产生器。3EDA技术及其发展反馈系数可设置的m序列通过sel设置端可以选择反馈系数，并分别产生相应的m序列。402Gold码EDA技术及其发展m序列是一种系统性、规律性很强的平衡码序列，它的自相关特性很好，但其互相关特性并不都令人满意，只有优选对之间的互相关特性较好，因而这对千扩频CDMA系统而言，可用作地址码的序列数目就太少了。由于m序列良好的伪随机性，为其他序列的生成奠定了基础，Gold码就是选用两个互为优选对的m序列模二加而形成的。EDA技术及其发展Gold码的原理与性质Gold码是Gold千1967年提出的，它是用一对优选的周期和速率均相同的m序列模二加后得到的。两个m序列发生器的级数相同，即n1=n2=n。如果两个m序列相对相移不同，所得到的是不同的Gold码序列。对n级m序列，共有2n-1个不同相位，所以通过模二加后可得到2n-l个Gold码序列，这些码序列的周期均为2"-1。随着级数n的增加，Gold码序列的数薹远超过同级数的m序列的数量，且Gold码序列具有良好的自相关特性和互相关特性，因此，Gold码得到了广泛的应用。产生Gold码序列的结构形式有两种，一种是将两个n级m序列发生器并联，另一种是将两个m序列发生器串联成级数为2n的线性移位寄存器。1EDA技术及其发展用原理图方式产生Gold码根据上面的Gold序列发生器的原理，在QuartusII环境下，首先采用原理图方式实现，，调用D触发器和异或门构成，图中的clr是复位端，用千将D触发器的初始状态设置为00001,以防止进入全零状态，电路工作时，应给clr复位端一个0信号。此电路的功能仿真波形。203数字过零检测和等精度频率测量EDA技术及其发展要测量正弦波的频率，先要将它整形为窄脉冲信号，以便进行可靠的计数，全数字化的脉冲形成方法--数字过零检测法，采用这种方法不斋要外部模拟脉冲形成电路，直接在AD采样之后利用正弦数字波形的过零点特征形成脉冲，然后在一定的基准时间内测量被测的脉冲个数。传统的直接频率测篮法的测量精度随着被测信号频率变化而变化，在使用中存在问题，而等精度频率测量使基准时间长度为整数个被测脉冲，能在整个频率测晕范围内保持恒定的精度。数字过零检测法和等精度频率测屋结合在一起就构成了一个片上频率测呈系统。本小节将给出两个模块实现方法和VHDL源程序，并把二者连接起来形成一个完整的实例。EDA技术及其发展数字过零检测数字过零检测法首先对AD采样的数据点进行最大值和最小值搜索，经过一段时间的搜索找到最大值和最小值，两个值相加得到零点值，然后用零点值与后续的数据点按时间顺序进行比较，当发现前后两个值，前一大于零点值，而后一个大千零点值，便产生一个过零脉冲，其中搜索求零点值的过程是循环不断进行的，以保证零点值的准实时刷新。1EDA技术及其发展等精度频率测量等精度频率测量有两个计数器，个对标准频率时钟计数，另个对被测频率时钟计数，计数器的ctrl输入端是使能输入，用千控制计数器计数的长度，clr输入端是同步清零输入。测呈开始之前首先cir置高电平，使所有寄存器和计数器消零。然后由外部控制器发出频率测进使能信号，即使ctrl为离电平，而内部的门控信号ena要到被测脉冲的上升沿才会置为高电平，同时两个计数器开始计数。当ctrl持续一段时间之后，由外部控制器置为低电平，而此时ena信号仍将保持下一个被测脉冲的上升沿到来时才为0,此时计数器停止工作。这样就使得计数器的工作时间总是等千被测信号的完整周期，这就是等精度频率测谥的关键所在。2EDA技术及其发展数字测至系统数字过零检测法和等精度频率测量结合起来组成个数字测量系统，其顶层设计VHDL源过零检测得到的脉冲输入到等精度频率测量模块，同时输入的还有清零信号和门控信号。调用altpll锁相环模块(mypll)产生系统所需的2个时钟。304数字过零检测和等精度频率测量EDA技术及其发展调制原理QPSK是利用载波的4个不同相位来表征数字信息，每一个载波相位代表两个比特的信息。因此，对千输入的二进制数字序列应该先进行分组。将每两个比特编为一组，采用相应的相位来表示。当初始相位取0时，4种不同的相位为：0、兀／2、冗、3兀／2分别表示数字信息：11、01、00、10;当初始相位为叫4时，四种不同的相位为：兀／4、3兀／4、5兀／4、7兀／4分别表示11、01、00、10。1EDA技术及其发展成形滤波器设计在QPSK调制过程中，如在调制前对基带信号进行成形滤波，除防止码间干扰外，还可以达到滤除边带信号频谱的目的。成形滤波器本质上就是一个低通滤波器，一般设计为升余弦滤波器，这里我们采用MATLAB仿真软件进行设计，输出结果是滤波器的系数文件”shape_Lpf.tx.t"。2EDA技术及其发展乘法器设计成形滤波之后的I、Q两路信号要和本振产生的COS、SIN信号相乘，乘法器调用LPM_M口兀核实现，同样采用MegaWizardPlug-InManager引导实现，选择2个输入的位宽均为15bits；所示的界面中选择乘法器的数据类型为Signed有符号型；将生成的VHDL文件命名为multl5_15.vhd。4EDA技术及其发展仿真图显示了QPSK调制信号产生的仿真波形，其中第3行是QPSK调制信号波形，第4、5行是I路数字波形和成形滤波后的基带波形，第6、7行是Q路数字波形和成形滤波后的基带波形。505小型神经网络EDA技术及其发展人工神经网络是在现代神经科学的基础上提出和发展起来的，旨在反映人脑结构及功能的一种抽象数学模型。自1943年美匡心理学家W.McCulloch和数学家W.Pitts提出形式神经元的抽象数学模型－MP模型以来，人工神经网络理论技术经过了50多年曲折的发展。特别是20世纪80年代，人工神经网络的研究取得了重大进展，有关的理论和方法已经发展成一门界千物理学、数学、计算机科学和神经生物学之间的交叉学科。它在模式识别、图像处理、智能控制、组合优化、金融预测与管理、通信、机器人以及专家系统等领域得到广泛的应用，提出了40多种神经网络模型，其中比较著名的有感知机、Hopfield网络、Boltzman机、自适应共振理论及反向传播网络(BP)等。106数字AGCEDA技术及其发展数字AGC是数字中频接收的重要辅助电路，数字中频接收机设置自动增益控制的目的在于使接收机的增益随着信号的强弱进行调整，或者保持接收机的输出恒定在定范围。对于前者是指接收机的入口端的数字AGC,在接收弱信号时使接收机具有足够高的增益，使得信噪比最大化，在接收强信号时使接收机工作在正常范围之内（主要是保证AID转换器不溢出）；对于后者是指数字接收机与后续处理电路之间的数字AGC,后面的处理电路往往要求接收机的输出保持恒定，至少不能波动太大，数字AGC的作用就是稳定输出的幅度。这两种数字AGC虽然所处的位置不同，但是本质是相同的，下面首先给出个数字中频接收机系统的设计框图，介绍了数字AGC在系统中所处的地位和作用，然后以后端输出的数字AGC为例说明硬件电路设计的思想和基于VHDL具体实现。EDA技术及其发展数字AGC技术原理与模拟AGC相比，数字AGC可实现更为复杂的控制算法，并且数字AGC的响应和收敛速度更快、稳定性更好。数字AGC技术通常是指在对中频模拟信号进行数字化后，根据样本幅值的大小，反过来控制前端中频放大电路中的可编程数控衰减器，将信号输出调整到适合检测的幅值范围内，或者控制输出的数字信号幅度或功率稳定在一个恒定的值上。无论哪种方法都要在信号一数字化后进步处理，所以称为数字AGC技术。1EDA技术及其发展数字AGC实现思路本节介绍的数字AGC的特点在于开发迅速、占用资源少、调节方便、灵敏度高和控制范围大。2EDA技术及其发展信号幅值提取电路信号幅值提取电路也是决定数字AGC性能的关键电路之，由千噪声的扰动，反馈环路输入的信号抖动是比较大的，如果输入不经过处理就会影响AGC的稳定性和响应时间，所以求模之后和送入比较器之前首先提取信号的包络，这样进入比较器的值就会变化起伏比较小也更能反映信号实际的幅度（功率）。3EDA技术及其发展反馈环路设计信号幅值提取电路输出的幅值一个参考值做减法，差值经过累加去控制AGC环路的输出，这就是反馈环路的设计原理，其VHDL描述如例11.10所示，将该模块命名为FeedbackLoop.vhd,便千在主程序中调用该模块。4EDA技术及其发展数字AGC的顶层设计数字AGC的顶层VHDL源代