第七讲-存储器的校验

六、存储器的校验编码的纠错、检错能力与编码的最小距离有关L——编码的最小距离D——检测错误的位数C——纠正错误的位数汉明码是具有一位纠错能力的编码4.2L1=D+C(D≥C)1.编码的最小距离任意两组合法代码之间二进制位数的最少差异L=3具有一位纠错能力汉明码的组成需增添？位检测位检测位的位置？检测位的取值？2k

≥

n+k+1检测位的取值与该位所在的检测“小组”中承担的奇偶校验任务有关组成汉明码的三要素4.22.汉明码的组成2i

(i=0，1，2，3，)…各检测位Ci

所承担的检测小组为gi

小组独占第2i－1

位gi

和gj

小组共同占第2i－1+2j－1

位gi、gj

和gl

小组共同占第2i－1+2j－1+2l－1

位C1

检测的g1小组包含第1，3，5，7，9，11，…C2

检测的g2

小组包含第2，3，6，7，10，11，…C4

检测的g3

小组包含第4，5，6，7，12，13，…C8

检测的g4

小组包含第8，9，10，11，12，13，14，15，24，…4.2例4.4求0101按“偶校验”配置的汉明码解：∵n=4根据2k

≥n+k+1得k=3汉明码排序如下:二进制序号名称1234567C1C2C40∴0101的汉明码为

010010101014.210按配偶原则配置0011的汉明码二进制序号名称1234567C1C2C41000011解：∵n=4根据2k

≥n+k+1取k=3C1=357=1C2=367=0C4=567=0∴0011的汉明码为

1000011练习14.23.汉明码的纠错过程形成新的检测位Pi

，如增添3位（k=3），新的检测位为P4P2P1

。以k=3为例，Pi

的取值为P1=13

57P2=23

67P4=45

67对于按“偶校验”配置的汉明码不出错时P1=0，P2=0，P4=0C1C2C4其位数与增添的检测位有关，4.2P1=1357=0无错P2=2367=1有错P4=4567=1有错∴

P4P2P1=110第6位出错，可纠正为0100101，故要求传送的信息为

0101。纠错过程如下例4.5解：

已知接收到的汉明码为0100111（按配偶原则配置）试问要求传送的信息是什么?4.2

练习2P4=4567=1P2=2367=0P1=1357=0∴P4P2P1=100第4位错，可不纠写出按偶校验配置的汉明码0101101的纠错过程练习3按配奇原则配置0011的汉明码配奇的汉明码为01010114.2七、提高访存速度的措施采用高速器件调整主存结构1.单体多字系统W位W位W位W位W位

地址寄存器

主存控制器......单字长寄存器数据寄存器存储体采用层次结构Cache–主存增加存储器的带宽4.22.多体并行系统(1)高位交叉M0……M1……M2M3…………4.2体内地址体号体号地址000000000001001111010000010001011111100000100001101111110000110001111111顺序编址各个体并行工作4.2M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址译码体内地址体号体号(1)高位交叉M0……M1……M2M3…………4.2

体号体内地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉各个体轮流编址4.2M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址译码

体号体内地址

体号(2)低位交叉各个体轮流编址低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间单体访存周期单体访存周期4.2启动存储体0启动存储体1启动存储体2启动存储体3

4.2设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足T＝4τ。连续读取4个字所需的时间为

T＋(4

－1)τ(3)存储器控制部件（简称存控）易发生代码丢失的请求源，优先级最高严重影响CPU工作的请求源，给予次高优先级4.2控制线路排队器节拍发生器QQCM来自各个请求源

…主脉冲存控标记触发器4.23.高性能存储芯片(1)SDRAM(同步DRAM)在系统时钟的控制下进行读出和写入CPU无须等待(2)RDRAM由Rambus

开发，主要解决存储器带宽问题(3)带

Cache

的

DRAM在DRAM的芯片内集成了一个由SRAM

组成的Cache

，有利于猝发式读取

4.3高速缓冲存储器一、概述1.问题的提出避免CPU“空等”现象CPU和主存（DRAM）的速度差异缓存CPU主存容量小速度高容量大速度低程序访问的局部性原理2.Cache的工作原理(1)主存和缓存的编址主存和缓存按块存储块的大小相同B

为块长~~~~……主存块号主存储器012m－1字块0字块1字块M－1主存块号块内地址m位b位n位M块B个字缓存块号块内地址c位b位C块B个字~~~~……字块0字块1字块C－1012c－1标记Cache缓存块号4.3(2)命中与未命中缓存共有C

块主存共有M

块M>>C主存块调入缓存主存块与缓存块建立了对应关系用标记记录与某缓存块建立了对应关系的主存块号命中未命中主存块与缓存块未建立对应关系主存块未调入缓存4.3(3)Cache的命中率CPU欲访问的信息在Cache中的比率命中率与Cache的容量与块长有关一般每块可取4~8个字块长取一个存取周期内从主存调出的信息长度CRAY_116体交叉块长取16个存储字

IBM370/1684体交叉

块长取4个存储字（64位×4

=

256位）4.3(4)Cache–主存系统的效率效率e

与命中率有关

设Cache命中率为h，访问Cache

的时间为tc

，

访问

主存的时间为tm

4.3则

e=×100%

tc

h

×

tc+(1－h)×tm

访问Cache的时间

平均访问时间

e=×100%3.Cache的基本结构4.3Cache替换机构Cache存储体主存Cache地址映射变换机构由CPU完成4.Cache的读写操作

访问Cache取出信息送CPU

访问主存取出信息送CPU将新的主存块调入Cache中执行替换算法腾出空位

结束命中？Cache满？CPU发出访问地址

开始是否是否读4.3Cache和主存的一致性4.Cache的读写操作写4.3写直达法（Write–

through）写回法（Write–

back）写操作时数据既写入Cache又写入主存

写操作时只把数据写入Cache而不写入主存当Cache数据被替换出去时才写回主存

写操作时间就是访问主存的时间，读操作时不涉及对主存的写操作，更新策略比较容易实现写操作时间就是访问Cache的时间，读操作Cache失效发生数据替换时，被替换的块需写回