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PAGEPAGE5数字电子电路的基础实验实验3触发器及其应用一、实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能;2、掌握集成触发器的逻辑功能及使用方法;3、掌握触发器之间相互转换的方法。二、实验原理触发器具有两个稳定状态,分别表示逻辑状态“1”和“0”。在一定的外界信号作用下,它可以从一个稳定状态翻转到另一个稳定状态,是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。基本RS触发器图4.29为由两个与非门交叉耦合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端,因为=0(=1)时触发器被置“1”;为置“0”端,因为=0(=1)时触发器被置“0”,当==1时状态保持;==0时,触发器状态不定,应避免此种情况发生,表4.18为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成,此时为高电平触发有效。2、JK触发器在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74HC112双JK触发器,是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图4.30所示。JK触发器的状态方程为:Qn+1=Jn+Qn表4.18基本RS触发器的功能表输入输出Qn+1n+1011100111Qnn00φφ 图4.29基本RS触发器J和K是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成“与”的关系。Q与为两个互补输出端。通常把Q=0、=1的状态定为触发器“0”状态;而把Q=1,=0定为“1”状态下降沿触发JK触发器的功能如表4.19所示。注:×为任意态,↓为高到低电平跳变,图4.3074HC112的引脚排列图及逻辑符号↑为低到高电平跳变,Qn(n)为现态,Qn+1(n+1)为次态,φ为不定态。JK触发器常被用作缓冲存储器,移位寄存器和计数器。3、D触发器在输入信号为单端的情况下,D触发器用起来最为方便,其状态方程为:Qn+1=Dn。其输出状态的更新发生在CP脉冲的上升沿,故又称为上升沿触发的边沿触发器,触发器表4.19下降沿触发JK触发器的功能输入输出DDCPJKQn+1n+101×××1010×××0100×××φφ11↓00Qnn11↓101011↓010111↓11nQn11↑××Qnn图4.3174HC74引脚排列及逻辑符号的状态只取决于时钟到来前D端的状态,D触发器的应用很广,可用作数字信号的寄存,移位寄存,分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74HC74、四D74HC175、六D74HC174等。图4.31为双D74HC74的引脚排列及逻辑符号。其功能如表4.20所示。4、触发器之间的相互转换:在集成触发器的产品中,每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、k两端连在一起,并认它为T端,就得到所需的T触发器。如图4.32(a)所示,其状态方程为:Qn+1=Tn+Qn输入输出DDCPDQn+1n+101××1010××0100××φφ11↑11011↑00111↓×Qnn表4.20双D触发器74LS74的功能表表4.21双D74HC74功能表输入输出DDCPTQn+101××110××011↓0Qn11↓1n(a)T触发器(b)T'触发器图4.32JK触发器转换为T、T'触发器图4.33D转成T'图4.34JK转成D案图4.35双上升沿D触发器T触发器的功能如表4.21所示。由表知,当T=0时,时钟脉冲作用后,其状态保持不变;当T=1时,时钟脉冲作用后,触发器状态翻转。所以,若将T触发器的T端置“1”,如图4.32(b)所示,即得T'触发器。在T'触发器的CP端每来一个CP脉冲信号,触发器的状态就翻转一次,故称之为反转触发器,广泛用于计数电路中。同样,若将D触发器端与D端相连,便转换成T'触发器。如图4.33所示。JK触发器也可转换为D触发器,如图4.34所示。5、常用的CMOS边沿触发器(1)CMOS边沿型D触发器:CC4013是由CMOS传输门构成的边沿型D触发器。它是上升沿触发的双D触发器。表4.22为其功能表,图4.35为其引脚排列图。(2)CMOS边沿型JK触发器CC4027是由CMOS传输门构成的边沿型JK触发器,它是上升沿触发的双JK触发器,表4.23为其功能表,图4.36为其引脚排列图。1)时,触发器将不受其它输入端所处状态的影响,使触发器直接接置1(或置0)。但直接置位、复位输入端S和R必须遵守RS=0的约束条件。CMOS触发器在按逻辑功能工作时,S和R必须均置0。表4.22双D触发器CC4013的功能表输入输出SRCPDQn+110××101××011××φ00↑1100↑0000↓×Qn图4.36双上升沿J-K触发器三、实验设备与器件1、+5V直流电源。2、双踪示波器。3、连续脉冲源。4、单次脉冲源。5、逻辑电平开关。6、逻辑电平显示器。7、74HC112(或CC4027)74HC00(或CC4011)74HC74(或CC4013)表4.23双JK触发器CC4027的功能表输入输出SRCPJKQn+110×××101×××011×××φ00↑00Qn00↑10100↑01000↑11n00↓××Qn四、实验内容1、测试基本RS触发器的逻辑功能:按图4.29所示,用两个与非门组成基本RS触发器,输入端、接逻辑开关的输出插口,输出端Q、接逻辑电平显示输入插口,按表4.24的要求测试。2、测试双JK触发器74HC112逻辑功能:(1)测试D、D的复位、置位功能:D、D、J、K端接逻辑开关输出插口,CP端接单次脉冲源,Q、端接至逻辑电平显示输入插口。要求改变D,D(J、K、CP为任意状态),并在D=0(D=1)或D=0(D=1)作用期间任意改变J、K及CP的状态,观察Q、状态。自拟表格并记录之。(2)测试JK触发器的逻辑功能按表4.25的要求改变J、K、CP端状态,观察Q、状态变化,观察触发器状态更新是否发生在CP脉冲的下降沿(即CP由1→0),记录在表4.25中。(3)将JK触发器的J、K端连在一起,构成T触发器。在CP端输入1HZ连续脉冲,观察Q端的变化。在CP端输入1KHZ连续脉冲,用双踪示波器观察CP、Q、端波形,注意相位关系,描绘之。3、测试双D触发器74HC74的逻辑功能(1)测试D、D的复位、置位功能:测试方法同实验内容2、1),自拟表格记录。表4.24测试基本RS触发器的逻辑功能表4.25测试JK触发器的逻辑功能JKCPQn+1Qn=0Qn=1000→11→0010→11→0100→11→0110→11→0Q11→00→11→010→100表4.26测试D触发器的逻辑功能DCPQn+1Qn=0Qn=100→11→010→11→0(2)测试D触发器的逻辑功能按表4。26要求进行测试,并观察触发器状态更新是否发生在CP脉冲的上升沿(即由0→1),记录在表4。26中。(3)将D触发器的端与D端相连接,构成T'触发器。测试方法同实验内容2、3),记录在表4。26中。4、双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图4.37所示,此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA及CPB,其频率相同、相位不同。分析电路工作原理,并按图4.37接线,用双踪示波器同时观察CP、CPA;CP、CPB及CPA、CPB波形,并描绘之。图4.37双相时钟脉冲电路5、乒乓球练习电路。电路功能要求:模拟二名动运员在练球时,乒乓球能往返运转。提示:采用双D触发器74HC74设计实验线路,两个CP端触发脉冲分别由两名运

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