数字电路复习题

数字电路复习题（选择、填空、判断）第一章数制与码制选择题1.与十进制数（53）10等值的数为（A）A.(100111)2B.(110101)2C.(25)16D.(33)162.十进制数25用8421BCD码表达为（B）A.10101B.00100101C.11001D.101010003.在下列一组数中，最大数是（C）A.(258)10B.()2C.(103)16D.()8421BCD4.十----二进制转换：（25.7）10＝（C）2A.11011.1011B.11001.1001C.11001.1011D.11011.10015.将十进制数35表达为8421BCD码是（C）A.100011B.100011C.110101D.11010006.将二进制数11001.01转换为十进制数是（B）A.20.25B.25.25C.25.2D.25.17.十——二进制转换：（117）10＝（A）2A.1110101B.1110110C.1100101D.110101判断题1.数字信号是离散信号，模拟信号是持续信号。（√）2.格雷码具有任何相邻码只有一位码元不一样的特性。（√）3.8421码又称BCD码，是十进制代码中最常用的一种。8421码属于恒权码。（√）4.直接对模拟量进行处理的电子线路称为数字电路。（X）填空题1.自然界物理量按其变化规律的特点可分为两类，为模拟量和数字量。2.数字信号的特点是在时间上和数量上都是离散变化的。3.(167)10=（10100111）2=（）8421BCD。4.(193)10=（C1）16=（）8421BCD。5.二进制数01011001对应的十六进制数（59）16，表达十进制数是89。6.BCD余3码对应的十进制数526，表到达BCD8421码是。7.（101101）2=（45）10=（01000101）8421BCD。第二章逻辑代数基础选择题1.在何种输入状况下，“或非”运算的成果是逻辑1。（C）A.所有输入是1B.任一输入是1C.所有输入是0D.仅一输入是02.在何种输入状况下，“与非”运算的成果是逻辑0。（C）A.所有输入是0B.任一输入是0C.所有输入是1D.仅一输入是03.逻辑代数中，基本逻辑运算是（B）A.异或、同或B.与、或、非C.加减乘除D.与非、或非、与或非4.逻辑代数中，基本逻辑运算是（B）A.与非、或非、与或非B.与、或、非C.互换律、分派律、结合律5.下面逻辑式中，对的的是（B）A.A⊕B=AB+A′B′B.A+AB=AC.(A+B)′=A′+B′D.A+1=A6.下面逻辑式中，对的的是（B）A.A⊕B=AB+A′B′B.(A+B+C)′=A′B′C′C.(ABC)′=A′B′C′D.A+BC=A7.下面逻辑式中，不对的的是（C）A.(A⊕B)′=AB+A′B′B.A+BC=(A+B)(A+C)C.(ABC)′=A′B′C′D.(A+B+C)′=A′B′C′8.有关最简与或式描述对的的是（B）A.和原则与或式是同一种概念B.体现式中乘积项至少,且每个乘积项的变量个数至少C.和最小项之和体现式是同一种概念D.每个函数的最简与或式都是唯一的9.最简与或式的原则是（C）A.体现式中乘积项最多,且每个乘积项的变量个数最多B.体现式中乘积项至少,且每个乘积项的变量个数最多C.体现式中乘积项至少,且每个乘积项的变量个数至少D.体现式中乘积项最多,且每个乘积项的变量个数最多10.下列最小项中哪一项不是ABC′D的相邻项（C）A.ABCDB.A′BC′DC.AB′CD′D.ABC′D′11.逻辑项ABC′D的相邻项是（A）A.ABCDB.A′BCDC.AB′CD′D.ABCD′12.根据A(B+C)=AB+AC，可得A+BC=(A+B)(A+C)，其中使用了（D）A.德.摩根定理B.代入定理C.反演定理D.对偶定理13.根据A+AB=A，可得A+ABCD=A，其中使用了（A）A.代入定理B.反演定理C.对偶定理D.德.摩根定理14.（C）是分析和设计数字电路的重要工具，运用它可以把实际问题抽象为逻辑函数来描述，来处理逻辑电路的设计和分析问题。A.卡诺图B.算术代数C.逻辑代数D.组合逻辑15.逻辑函数中的最小项，（B）。A.任何两个不一样的最小项乘积为1。B.所有最小项的“和”等于1。C.所有最小项的乘积为1。D.任何两个不一样的最小项的“和”为0。16.卡诺图是运用基本公式（A）实现多变量函数化简A.AB+AB′=AB.(A+B)′=A′·B′C.A+A′=1D.A+B=B+A17.（A）是运用基本公式AB+AB’=A实现多变量函数化简A.卡诺图B.逻辑图C.状态转换图D.电路图18.如图所示，函数Y=AB+AB′C+A′BC的卡诺图化简法表达对的的是………(C)A.(a)对的B.(b)对的C.(c)对的D.(d)对的19.如图所示，函数Y=BC+AB′C+ABC′的卡诺图化简法表达对的的是……(C)A.(a)对的B.(b)对的C.(c)对的D.(d)对的判断题1.数字电路中用“1”和“0”分别表达两种状态,两者无大小之分。（√）2.AB+BC+AC可化简为AB+BC。（X）3.B+A′C+A(BC)′可化简为A+B+C。（√）4.A+1=A（X）5.四个“与非”门可构成一种“异或”门（X）6.条件A′BC=0且ABC=0可以写成A′BC+ABC=0（√）7.A′B′C+A′BC=A′C（√）8.由于逻辑体现式A+B+AB=A+B成立，因此AB=0成立。（X）9.异或函数与同或函数在逻辑上互为对偶函数。（√）填空题1.逻辑函数式Y=A（B+C）·1的对偶式是A+BC+0.2.运用反演定理，已知Y=A（B+C）,求反函数Y′=A′+B′C′.3.（A+B+C）′=∑m(0)=∏M(1,2,3,4,5,6,7)。第三章门电路选择题1.场效应管包括三极，分别是…………（B）。A.发射极、基极、集电极B.源极、漏极、栅极C.截止区、饱和区、放大区2.晶体三极管包括三极，分别是…………（A）。A.发射极、基极、集电极B.源极、漏极、栅极C.截止区、饱和区、放大区3.TTL电路在正逻辑系统中，如下多种输入中相称于输入逻辑“1”………（A）。A.悬空B.通过电阻50Ω接地C.通过电阻510Ω接地D.接地4.TTL电路在正逻辑系统中，如下多种输入中相称于输入逻辑“0”的是……(D)A.悬空B.通过电阻2.7kΩ接电源C.通过电阻2.7kΩ接地D.通过电阻510Ω接地5.CMOS集成电路比TTL集成电路具有（B）特点，是目前应用广泛的集成电路之一。A.功耗高B.电压控制、功耗低C.集成度大6.数字器件是运用半导体的（B），按其工艺构造不一样分为TTL器件和CMOS器件。A.饱和区B.开关特性C.放大区D.截止区7.74系列TTL电路如下图所示，则图中的输出状态Y为……（A）A.高电平B.低电平C.高阻态8.如图所示，该电路图是一种………(B)A.反相器B.传播门C.漏极开路门D.三态门判断题1.半导体二极管具有单向导电性（√）填空题1.漏极开路门的英文缩写为OD门，集电极开路门的英文缩写为OC门2.数字集成电路中，TTL集成电路采用双极型三极管作为开关器件；CMOS集成电路采用MOS管作为开关器件。3.门电路的输入、输出高电平赋值为1，低电平赋值为0，这种关系称为正逻辑关系。4.门电路的输入、输出高电平赋值为0，低电平赋值为1，这种关系称为负逻辑关系。5.三极管可工作在截止区、放大区和饱和区。第四章组合逻辑电路选择题1.全加器是指…………(B)。A.两个同位的二进制相加B.两个同位的二进制数及来自低位的进位三者相加C.两个同位的二进制相与2.半加器是指…………(B)。A.两个同位的二进制相与B.两个同位的二进制相加C.两个同位的二进制数及来自低位的进位三者相加3.用四选一数据选择器实现函数Y=A1A0+A1′A0，则………（D）。A.D0=D1=1，D2=D3=0B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1D.D0=D2=0，D1=D3=14.组合逻辑电路和时序逻辑电路的最大区别是……………（D）。A.电路中晶体管的工作状态B.电路所处理的信号C.构成电路的半导体器件D.电路与否有记忆能力5.组合逻辑电路和时序逻辑电路比较，其差异在于后者………………（B）。A.有时钟信号B.包括存储电路C.输出只与当时输入有关D.输出与当时输入无关6.组合电路中，消除竞争冒险的常用措施有………………(D)。A.引入封锁脉冲，引入选通脉冲B.接入滤波电容C.修改逻辑设计增长冗余项D.A,B和C都是7.组合电路的分析是指……………（C）。A.已知逻辑规定，求解逻辑图的过程B.已知函数体现式，求解逻辑图的过程C.已知逻辑图，求解逻辑功能的过程8.十六路数据选择器，其地址输入(选择控制输入)端有（）个………（B）。A.8B.4C.16D.29.四路数据选择器，其地址输入(选择控制输入)端有（）个…………（B）A.1B.2C.3D.410.属于组合逻辑电路的部件是………………(A)A.译码器B.寄存器C.触发器D.计数器11.在下列逻辑电路中，不是组合逻辑电路的是…………（C）A.编码器B.加法器C.寄存器D.译码器12.组合逻辑电路由基本的与、非、或电路构成，不是组合逻辑电路的是（C）A.编码器B.译码器C.计数器D.加法器13.数字集成电路按制造工艺不一样分类有双极型TTL和CMOS型，按（A）辨别有组合逻辑电路和时序逻辑电路。A.逻辑功能B.制造工艺C.输出构造D.规模大小判断题1.组合逻辑电路中存在竞争不一定存在冒险。……………（√）2.组合逻辑电路构造上的特点是既包括门电路，还包括存储单元。………………（X）3.组合逻辑电路的输出不仅取决于该时刻的输入，还与电路本来的状态有关。…（X）4.中规模集成组合逻辑电路附加的控制端，既可用于控制电路的状态，又可作为输出信号的选通输入端，还能用作扩展电路功能。…（√）5.并行加法器比串行加法器运算速度快。……（√）6.设计多位并行加法器时，采用先行进位措施的目的是提高运算速度。………（√）7.由逻辑门构成的电路一定是组合逻辑电路。……（X）8.组合逻辑电路中产生竞争冒险的重要原因是输入信号受到尖峰干扰。…（X）9.8421BCD可直接连接七段显示数码管进行十进制数显示…（X）10.组合逻辑电路一定要有记忆单元，可以没有输入逻辑变量…（X）11.组合逻辑电路不具有记忆功能的逻辑器件。…（√）12.编码是译码的逆过程…………………（√）13.组合电路有也许存在竞争-冒险现象………（√）14.组合逻辑电路中存在竞争就一定存在冒险。………………（X）15.组合逻辑电路设计一定要考虑竞争——冒险现象，由于当两个输入信号同步向相反的逻辑电平跳变时，输出时会产生尖峰脉冲干扰。…………（X）16.四路数据选择器，其地址输入(选择控制输入)端有2个…（√）17.并行加法器采用先行进位（并行进位）的目的是简化电路构造。…………（X）18.十六路数据选择器，其地址输入(选择控制输入)端有4个。………………（√）填空题1.根据逻辑功能的不一样特点，把数字电路分为两大类，一类为组合逻辑电路，另一类为时序逻辑电路。2.组合逻辑电路由基本的与、或、非门电路构成，可实现逻辑运算功能。3.与一般编码器相对应的是优先编码器；与串行进位加法器相对应的是并行加法器。4.译码是编码的反操作；目前常用的编码器有一般编码器和优先编码器5.8选1的数据选择器，地址线有3条。第五章触发器选择题1.（A）触发器没有时钟CP输入。A.SR锁存器B.JK触发器C.D触发器D.主从触发器2.主从触发器中，主触发器在CP＝1期间其状态只变化一次的是（A）。A.主从JK触发器B.主从SR触发器C.D触发器D.所有主从触发器3.对于JK触发器，若J=K，则可完毕（D）触发器的逻辑功能。A.SRB.T’C.DD.T4.JK触发器Q端在CP作用下实现0转换为1，对输入信号JK的规定为(A)A.1XB.X0C.OOD.X15.JK触发器Q端在CP作用下实现1转换为0，对输入信号JK的规定为(D)A.1XB.X0C.OOD.X16.下列触发器，有约束条件的是(B)A.边缘D触发器B.同步RS触发器C.主从JK触发器D.边缘JK触发器7.下列触发器，没有约束条件的是(D)A.基本RS触发器B.同步RS触发器C.主从RS触发器D.边缘JK触发器8.有与非门构成的SR锁存器不容许输入的变量组合S′R′为（A）A.OOB.O1C.10D.119.时钟有效边缘到来时，输出状态和输入信号相似的触发器叫(C)A.RS触发器B.T触发器C.D触发器D.JK触发器10.和门电路同样，（C）也是构成多种复杂、数字系统的一种基本逻辑单元，它有两个稳定状态，在外界信号作用下，可以从一种稳态转变为另一种稳态；无外界信号作用时，状态保持不变。因此，可以作为二进制存储单元使用，又叫做半导体存储单元。A.计数器B.异或门C.触发器D.编码器11.仅具有置“0”和置“1”功能的触发器是（C）A.SR锁存器B.钟控RS触发器C.D触发器D.JK触发器12.仅具有保持和翻转功能的触发器是（B）A.RS触发器B.T触发器C.D触发器D.JK触发器13.TTL集成触发器异步置0端（RD′）和异步置1端（SD′）在触发器正常工作时应（B）A.RD′=1，SD′=0B.RD′=1，SD′=1C.RD′=0，SD′=1D.RD′=0，SD′=0判断题1.主从JK触发器、边缘JK触发器和同步JK触发器的逻辑功能不相似。（X）2.但凡采用主从SR构造的触发器，无论其逻辑功能怎样，一定是脉冲触发方式。（√）3.RS触发器的约束条件RS=0表达不容许出现R=S=0的输入。（X）4.边缘触发器的次态仅取决于时钟信号的上升沿或下降沿抵达时输入的逻辑状态。（√）5.主从JK触发器输出只能由0变为1，不能由1变为0。（X）6.边缘JK触发器输出由0变为1，其对J、K的规定必须分别是1、0。（X）7.要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为11。（√）8.主成JK触发器和边缘JK触发器的逻辑符号完全同样（X）9.JK触发器可转换成D触发器，但D触发器不能转换成JK触发器.（X）10.主从JK触发器中的主触发器，在CP＝1期间其状态能且只能变化一次。（√）填空题1.若用触发器构成某十一进制加法计数器，需要4个触发器，有5个无效状态。2.一种触发器具有2个稳定状态，能存1位二进制数。3.触发器的基本特点之一是具有两个稳定状态：0状态和1状态。4.两个与非门构成的SR锁存器的功能有保持、置1、置0。电路中不容许两个输入端同步为0，否则将出现逻辑混乱。5.JK触发器具有保持、置0、置1、翻转功能。使JK触发器实现Q*=Q′的功能，则输入端J=1，K=1。6.D触发器的输入端有1个，具有置0和置1功能。7.JK触发器特性方程为Q*=JQ′+K′Q，Ｄ触发器特性方程为Q*=D。8.触发器规定Q=1，Q′=0时为触发器的1状态。Q=0，Q′=1时为触发器的0状态。第六章时序逻辑电路选择题1.时序逻辑电路按电路输出信号的特性可分为Mealy型和Moore型，其中Moore型时序电路的输出取决于(D)。A.与现态和外输入均无关B.既与现态也与外输入有关C.仅与目前外输入有关D.仅决定于电路的现态2.同步时序电路和异步时序电路比较，其差异在于后者(B)A.没有稳定状态B.没有统一的时钟脉冲控制C.没有触发器D.输出只与内部状态有关3.时序逻辑电路的输出不仅与目前输入有关，并且还取决于存储电路（B）A.目前的状态B.过去的状态C.后来的状态D.目前的状态4.设集成十进制加法计数器的初态为Q3Q2Q1Q0=0001，则通过5个CP脉冲后来计数器的状态为(A)。A.O110B.O000C.O101D.10015.寄存器是一种（D）。A.基本组合电路B.脉冲电路C.基本门电路D.基本时序电路6.四个触发器可以构成的计数器的最大计数长度（进制数）为（B）。A.4B.16C.8D.27.Moore型时序电路的输出(A)A.仅决定于电路的现态B.仅与目前外输入有关C.既与现态也与外输入有关D.与现态和外输入均无关8.Mealy型时序电路的输出(C)A.仅决定于电路的现态B.仅与目前外输入有关C.既与现态也与外输入有关D.与现态和外输入均无关9.下列单元电路中，属于时序逻辑电路的是（A）。A.计数器B.译码器C.编码器D.加法器10.时序逻辑电路一定有记忆单元，不是时序逻辑电路的是（C）A.计数器B.移位寄存器C.加法器D.555定期器11.时序逻辑电路一定有记忆单元，不是时序逻辑电路的是（B）A.计数器B.编码器C.定期器D.寄存器12.描述时序逻辑电路的次态/现态逻辑功能用（C）A.真值表B.卡诺图C.状态转换图或状态转换表13.描述（）的次态/现态逻辑功能用状态转换图或状态转换表。（C）A.组合电路B.逻辑电路C.时序电路D.逻辑图14.余三循环码是一种变形码，其特点是相邻的两个代码之间仅有一位状态不一样，应用在计数器设计时，译码时不会发生（D）现象A.串行移位B.移位C.溢出D.竞争—冒险15.（A）是一种变形码，其特点是相邻的两个代码之间仅有一位状态不一样，应用在计数器设计时，译码时不会发生竞争—冒险现象A.余三循环码B.8421码C.BCD码D.格雷码16.如图所示，由同步计数器74LS160构成的是(A)。A.7进制B.8进制C.9进制D.10进制17.图中所示电路，是用74LS192异步清零功能构成的N进制计数器，其N=（D）。A.10B.9C.7D.618.如图所示，由四位二进制同步计算器74LS161构成的是(A)A.10进制B.11进制C.12进制D.13进制19.如图所示，由四位二进制同步计算器74LS161构成的是.(D)A.5进制B.10进制C.16进制D.11进制判断题1.把一种3进制计数器与一种10进制计数器串联可得到13进制计数器。（X）2.一种三位二进制计数器，其模为8。（√）3.一种四位二进制计数器，其模为8。（X）4.把一种5进制计数器与一种10进制计数器串联可得到15进制计数器。（√）5.寄存器是一种基本时序电路。（X）6.寄存器都不具有移位功能。（X）7.异步时序电路具有统一的时钟控制。（X）8.只由逻辑门也可构成的时序逻辑电路。（√）9.异步计数器不需要时钟信号。（X）10.移位寄存器不具有串并行转换的功能。（X）11.异步计数器一般构造比同步计数器简朴，但速度比同步计数器慢。（√）12.计数器除用于对时钟脉冲计数外，还可用于分频。（√）13.在Moore型电路中，输出信号仅仅取决于存储电路的状态。（√）14.在Mealy型电路中，输出信号仅仅取决于存储电路的状态（X）15.模16计数器需四个触发器。（√）16.时序电路有也许存在竞争-冒险现象。（√）17.寄存器是一种基本时序电路。（√）18.寄存器是一种基本组合电路。（X）19.时序逻辑电路具有记忆功能的逻辑器件。（√）填空题1.描述一种时序逻辑电路的功能，必须使用三个方程式，它们是输出方程、驱动方程和状态方程。2.组合逻辑电路的基本单元是门电路，时序逻辑电路的基本单元是触发器。3.寄存器按照功能不一样可分为两类，其中移位寄存器具有存储代码功能和移位功能。4.时序逻辑电路可分为同步逻辑电路和异步逻辑电路两大类。5.若用触发器构成某十三进制加法计数器，需要4个触发器，有3个无效状态。6.异步时序逻辑电路可分为两类，分别是脉冲异步时序逻辑电路和电平异步时序逻辑电路。7.构成六进制计数器至少要采用3位触发器，这时构成的电路有6个有效状态2个无效状态。8.使用4个触发器构成的计数器最多有16个有效状态。9.4位二进制加法计数器现时的状态为0111，当下一种时钟脉冲到来时，计数器的状态变为1000.第七章半导体存储器选择题1.动态随机存储器即（C）A.ROMB.SRAMC.DRAMD.PROM2.静态随机存储器即（B）A.ROMB.SRAMC.DRAMD.PROM3.储器具有8根地址线和8根双向数据线，则该存储器的容量为（C）。A.8×3B.8×8C.256×8D.256×2564.半导体存储器中，电路构造简朴，在断电后数据不会丢失的存储器是（B）。A.SRAMB.ROMC.DRAM5.只读存储器ROM中的内容，当电源断掉后又接通，存储器中的内容(B)A.不可预料B.保持不变C.所有为1D.所有为06.随机存取存储器RAM具有功能是(D)A.只写B.无读/写C.只读D.读/写7.半导体存储器由存储矩阵，（D）构成A.寄存器B.译码器C.译码器和寄存器D.地址译码器和输入输出电路8.半导体存储器从存取功能上分类有（C）。A.PLD和CPLDB.TTL和CMOSC.RAM和ROM判断题1.所有的半导体存储器在运行时都具有读和写的功能。（X）2.ROM和RAM中存入的信息在电源断掉后都不会丢失。（X）3.MOS电路具有功耗低集成度高的长处，目前大容量的存储器都采用MOS工艺制作。（√）4.快闪存储器是只读存储器的一种。（√）1（填空）存储器容量的扩展的两种方式是字扩展方式和位扩展方式。第八章可编程逻辑器件选择题1.下列可编程逻辑器件中，属于低密度PLD的是（B）。A.CPLDB.PALC.FPGAD.EPLD2.下列可编程逻辑器件中，属于高密度PLD的是（B）。A.GALB.FPGAC.PAL3.下列可编程器件名称错误的是(A)。A.PLD可编程阵列逻辑B.PAL可编程阵列逻辑C.GAL通用阵列逻辑D.FPGA现场可编程门阵列4.下列说法错误的是(B)A.FPLA与逻辑阵列和或逻辑阵列都可编程。B.PAL与逻辑阵列固定而或逻辑阵列可编程。C.GAL具有可编程的输出逻辑宏单元(OLMC)。D.FPGA电路不具有与-或逻辑阵列构造。5.可反复进行编程的可编程器件有(D)A.PALB.ROMC.PROMD.GAL6.全场可编程（与、或阵列皆可编程）的可编程逻辑器件有(D)A.PALB.GALC.PROMD.PLA判断题1.PLD作为一种通用器件生产，但其逻辑功能是由顾客对器件编程设定的。（√）2.EPLD、CPLD、FPGA器件属于高密度PLD。（√）3.采用CPLD芯片只能实现多种组合逻辑电路和不能实现时序逻辑电路功能。