微机原理课件国际2015第4章

第4章 存储器、存储管理和高速缓存技术片选信号的产生方法；SRAM和DRAM的连接举例；层次化的存储器结构；32位微型机的内存组织；虚拟存储技术和三类地址；分段管理和分页管理；段选择子、段描述苻和段描述苻表；逻辑地址转换为线性地址的例子；线性地址转换为物理地址的例子；Cache的组织方式和3个例子；Cache的工作原理；82385的工作原理。微型机内存的行列结构；4.1.1存储器的分类CPU（寄存器）CACHE（高速缓存）主存（内存）辅存（外存）寄存器——位于CPU中主存——由半导体存储器(ROM/RAM)构成辅存——指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作高速缓存(CACHE)——由静态RAM芯片构成4.1.2微型计算机内存的行列结构图4.132行×32列组成的矩阵和外部的连接存储单位字节（B）、KB、MB、GB、TB②地址译码电路译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码结构双译码结构4.1.3 选择存储器件的考虑因素易失性只读性存储容量速度功耗4.1.4随机存取存储器RAMSRAMDRAM六管基本存储电路列选线Y数据线D数据线D’T8T7行选线XT1T5T2T6T4T3VDDBA6管基本存储单元列选通I/OI/OSRAM单管基本存储电路C2C1行选线列选线数据线T2T1单管基本存储单元DRAMDRAM的刷新和DRAM控制器时序功能地址处理功能仲裁功能图4.2DRAM控制器的原理图4.1.5 只读存储器ROM掩膜型ROM可编程只读存储器PROM可擦除可编程只读存储器EPROM可用电擦除的可编程只读存储器E2PROM闪烁存储器4.2.1存储器和CPU的连接考虑高速CPU和较低速度存储器之间的速度匹配问题。CPU总线的负载能力问题。片选信号和行地址、列地址的产生机制。对芯片内部的寻址方法。4.2存储器的连接4.2.2片选信号的产生方法线选法全译码法部分译码法混合译码法⑴译码和译码器译码：将某个特定的“编码输入”翻译为唯一的一个“有效输出”的过程。译码器件：采用门电路组合逻辑进行译码采用集成译码器进行译码，常用的器件有：2-4（4选1）译码器74LS1393-8（8选1）译码器74LS1384-16（16选1）译码器74LS154对芯片的寻址方法：全译码

——所有系统高位地址线参与对芯片的寻址部分译码——部分系统高位地址线参与对芯片的寻址线选译码——用1根系统的高位地址线选中芯片片选端常有效——无系统的高位地址线据参与对芯片的寻址译码的概念N位编码输入2N位译码输出唯一有效的输出其余均无效译码器门电路译码A1A0Y0Y1Y2Y3A19A18A17A16A15（b）（a）A0Y0Y1Y低电平有效高电平有效（c）译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图74LS138连接示例E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS138＋5VA19A18A17A16A15若A19A18A17A16A15输入“00101”，哪个输出端有效？若A19A18A17A16A15输入“00111”，哪个输出端有效？若A19A18A17A16A15输入“10101”，哪个输出端有效？⑵全译码所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多全译码示例A19A18A17A15A14A13A16CBAE3138

A12～A0CEY6E2E1IO/-M27648K×800011100000000000000000111011111111111111C000H1DFFFH⑶部分译码只有部分（高位）地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计但系统的部分地址空间将被浪费部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3-E2-E1IO/-M-CE-CE-CE-CE-Y0-Y1-Y2-Y3请看地址分析4K×8部分译码示例——地址分析1234芯片××10×××10×××10×××10×A19～

A1520000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH全0～全1全0～全1全0～全1全0～全1000001010011一个可用地址A11～A0A14～

A12部分译码存在重复地址⑷线选译码只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组）虽构成简单，但地址空间严重浪费必然会出现地址重复一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用线选译码示例A14A12～A0A13(1)2764(2)2764

CECE线选译码示例——地址分析12芯片××××××××××A19～

A1504000H～05FFFH02000H～03FFFH全0～全1全0～全11001一个可用地址A12～A0A14A13切记：A14A13＝“00”的情况不能出现，此时00000H～01FFFH的地址将不能使用片选端译码小结存储芯片的片选控制端可以被看作是一根最高位地址线在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IO/-M信号）和高位地址的译码选择（与系统的高位地址线相关联）对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用4.2.3SRAM和DRAM的连接举例图4.4 SRAM的使用举例：16KB的SRAM子系统4.2.3SRAM和DRAM的连接举例DRAM的使用举例4.2.4存储器的数据宽度扩充和字节数扩充(b)扩充存储器的字节容量(a)扩充存储器的数据宽度4.3.1层次化的存储器体系结构层次化总体结构图4.7 存储器的层次化总体结构（片外改为二级Cache，片内改为一级Cache）内存的分区结构图4.8 PC机的内存组织1)基本内存区图4.9基本内存区的组织2)高端内存区图4.10高端内存区的组织3)扩充内存区图4.11用高端内存区64KB映射扩充内存的1个页组CONFIG.SYS文件中加入如下语句：DEVICE=C:＼DOS＼HIMEM.SYSDEVICE=C:＼DOS＼EMM386.EXERAM32000DOS=UMB16位微机系统的内存组织32位微机系统的内存组织4.4.1虚拟储存技术和三类地址1虚拟存储技术段式虚拟存储和页式虚拟存储分段特点：每段的长度不是固定的每个段都是受到保护的独立的空间分页特点：一个系统中的所有页面大小固定页面的起点和终点也固定。只有分页机制才支持虚拟存储

虚拟储存技术和三类地址2逻辑地址、线性地址和物理地址逻辑地址特点：这是程序员编写的源程序中使用的地址完整的逻辑地址一共48位逻辑地址中的选择子对应于一个段基址线性地址特点：线性地址是由2个32位量相加而成的段基址由段描述苻得到线性地址是分为3个字段来体现其功能4.4.2分段管理三种描述符表全局描述符表GDT局部描述符表LDT中断描述符表IDT描述符表三个优点：可大大扩展存储空间可实现虚拟存储可实现多任务隔离4.4.3段选择子、段描述符和段描述符表1段选择子段选择子、段描述符和段描述符表2段描述符

段选择子、段描述符和段描述符表3描述符表

4.3.4逻辑地址转换为线性地址图4.18分段部件实现从逻辑地址到物理地址的转换4.3.5分页管理分页功能涉及两个表：页组目录项表页表4.3.6线性地址转换为物理地址1图4.19分页机构实现线性地址到物理地址的转换线性地址转换为物理地址2第一步是查询CR3第二步是将线性地址的高10位作为页组项号第三步是查询相应页组目录对应的页表

线性地址转换为物理地址3图4.20线性地址转换为物理地址的例子4.3.7转换检测缓冲器TLB1图4.21转换检测缓冲器TLB的功能转换检测缓冲器TLBTLB的工作原理4.4高档微机系统中的高速缓存技术1图4.23Cache系统的框图高档微机系统中的高速缓存技术2区域性定律(principleoflocality)时间区域性空间区域性4.4.2 Cache的组织方式全相联方式直接映像方式组相联方式Cache的三种组织方式图4.24 Cache的三种组织方式全相联Cache的例子直接映像Cache的例子组相联Cache的例子4.4.3Cache的数据更新方法1通写式缓冲通写式回写式Cache的数据更新方法2一致性问题，四种解决方法。总线监视法硬件监视法划出不可高速缓存存储区法Cache清除法4.4.4Cache控制器82385对Cache系统的管理体现于以下几方面：Cache和主存的映像关系处理；未命中Cache时的处理；Cache的数据更新。82385控制的直接映像方式Cache系统图4.28 82385工作于直接映像方式时Cache目录、Cache及主存之间的关系直接映像方式下82385从Cache中选1个区块82385控制的双路组相联方式Cache子系统

图4.30 82385工作于双路组