秒表实验报告

电子科技大学基于FPGA的电子秒表的设计指导教师：刘曦班级：29051040学号：姓名：孙烨1目录设计规定及试验板资料……………………..3模块设计…………….4电路图…………….….7设计心得…………………….……..112设计规定及试验板资料1.1设计规定（1）、题目：基于FPGA的电子秒表的设计（2）、设计目的：通过对基于FPGA试验底板的秒表的设计，学会ＩＳＥ软件的基本使用措施，学会使用Ｖｅｒｉｌｏｇ语言描述电路。实现计时范围为00-00-00到59-59-99的秒表，计时成果用8只数码管显示；并且用两个按键开关控制，一种按键使秒表复位（只在暂停按下的时候起作用），另一种按键控制秒表的启动和暂停。（3）、方案：1、要实现秒表的百分秒，需要100赫兹的频率。根据试验板资料显示，试验板的晶振频率为48兆赫兹，因此需要设计一种分频器。2、要实现秒表的动态显示，需要设计位选信号，此处用一种138的译码器实现。同步，也需要设计一种扫描信号，在本次试验，我选择的扫描信号为1000赫兹。3、除了以上的器件以外，还需要一种显示电路和一种计数电路。1.2试验板资料：3模块设计一、用Verilog语言描述秒表电路：modulesysy(ncs,clk,duanxuan,weixuan,zanting,fuwei); inputclk;（电路板晶振频率48兆） inputzanting;（按键输入“启动/暂停”） inputfuwei;(按键输入“复位”) outputwirencs;（38译码器使能输入） outputreg[6:0]duanxuan;（数码管段选输出） outputreg[2:0]weixuan;（38译码器位选输出）regzt,fw; reg[3:0]muxout; reg[15:0]count1; reg[3:0]count2; reg[3:1]count3;4 reg[3:0]cnt1,cnt2,cnt4,cnt5,cnt7,cnt8; wireclk_1k,clk_100;初值定义： initialbegin count3<=7; weixuan<=0; zt<=1;（启动/暂停按键定义初始值） end译码器使能： assignncs=0;分频器将48兆的频率分出1000赫兹的和100赫兹的信号： always@(posedgeclk) if(count1==47999) count1=0; else count1=count1+1; assignclk_1k=count1[15]; always@(posedgeclk_1k)begin if(count2==9) count2=0; else count2=count2+1;end assignclk_100=count2[3];用触发器实现复位按键的延迟： always@(posedgeclk_1k)fw=fuwei;用取反的措施实现启动/暂停按键（按一次取一次反）： always@(negedgezanting)zt=~zt;以0.01秒的频率实现计数（cnt1,cnt2,cnt4,cnt5,cnt7,cnt8分别寄存从左到右的第1,2,4,5,7,8个数码管显示的数字）： always@(posedgeclk_100) case(zt) 0:begin（假如第奇多次按下启动/暂停按键，表达开始计数）if(cnt1==9)cnt1<=0;elsecnt1<=cnt1+1; if(cnt1==9)begin if(cnt2==9)cnt2<=0;elsecnt2<=cnt2+1;end if((cnt1==9)&&(cnt2==9))begin if(cnt4==9)cnt4<=0;elsecnt4<=cnt4+1;end if((cnt1==9)&&(cnt2==9)&&(cnt4==9))begin if(cnt5==9)cnt5<=0;elsecnt5<=cnt5+1;end if((cnt1==9)&&(cnt2==9)&&(cnt4==9)&&(cnt5==9))begin if(cnt7==9)cnt7<=0;elsecnt7<=cnt7+1;end if((cnt1==9)&&(cnt2==9)&&(cnt4==9)&&(cnt5==9)&&(cnt7==9))begin5 if(cnt8==9)cnt8<=0;elsecnt8<=cnt8+1;endend 1:if(fw==0)begin（假如按下第偶多次按下启动/暂停按键，表达暂停计数，若再按下复位键，就使计数值清零） cnt1<=0;cnt2<=0;cnt4<=0;cnt5<=0;cnt7<=0;cnt8<=0;end endcase对位选信号循环赋值： always@(posedgeclk_1k) weixuan<=weixuan+1;根据位选信号和将计数成果赋值给寄存器muxout： always@(weixuan,cnt1,cnt2,cnt4,cnt5,cnt7,cnt8)muxout case(weixuan) 0:muxout=cnt1;1:muxout=cnt2;3:muxout=cnt4;4:muxout=cnt5; 6:muxout=cnt7;7:muxout=cnt8;default:muxout=15; endcase将寄存器muxout的值用数码管显示出来： always@(muxout) case(muxout) 0:duanxuan=7'b0000001;1:duanxuan=7'b1001111;2:duanxuan=7'b0010010;3:duanxuan=7'b0000110;4:duanxuan=7'b1001100;5:duanxuan=7'b0100100;6:duanxuan=7'b0100000; 7:duanxuan=7'b0001111;8:duanxuan=7'b0000000;9:duanxuan=7'b0000100；default:duanxuan=7'b1111110; endcaseendmodule6电路图1、整体分布：2、分频器电路：73、计数部分的部分电路：百分秒个位计数（cnt1）8百分秒十位（cnt2）94、管脚约束：注：clk绑定T8weixuan<0>绑定F8weixuan<1>绑定D810weixuan<2>绑定E7ncs绑定D7zanting绑定E4fuwei绑定G6duanxuan<0>绑定A11duanxuan<1>绑定B12duanxuan<2>绑定A1