2015数字电路设计试卷

B（50分—(10分二(12分三(15分四(13分（101分使用VerilogHDL语言在RTL级描述数据如何在寄存器之间流动，以及描述如何处理、控制这些数据流动“RTL”的含义是： 这属 reg[1:0]b=2’b0z;，则a!=b的值为： ；a!==b 的（选填：可综合不可综合；fork…join形式的块语句是 函数的定义用关键 ；函数调用后的返回是通过函数名变量传递给调用语句，默认的函数调用返回值的类型为（选填：线网、寄存器1库房的ABlockednext_door_locked，请用VerilogHDL语言设计门的控制器模块door_controller。bench扇门同时都开启（正常情况下不应出现）的情况both_doors_unlocked。22341 22库房的AB请编写相应的测试模块tb_door_controllers。循环冗余校验（cyclicredundancychecks，CRC）在信息码元后附加专门的包含3个信息码元和4个元，如表1所示1(73)信息码元元01234567描述实现的模2除法器的VerilogHDL代码。modulemodulediv_mod2_gates(clk,rst_n,enable,in,outinputclk;inputin;inputrst_n;inputenable;outputout;wire[1:4]d,q;wirefeedback;D_FFD_buf(.clk(clk),.rst_n(rst_n),.D(q[4]),D_FFD4(.clk(clk),.rst_n(rst_n),.D(d[4]),.Q(q[4]))D_FFD3(.clk(clk),.rst_n(rst_n),.D(d[3]),.Q(q[3]))D_FFD2(.clk(clk),.rst_n(rst_n),.D(d[2]),.Q(q[2]))D_FFD1(.clk(clk),.rst_n(rst_n),.D(d[1]),.Q(q[1]))mux2switch1(.d0(1'b0),.d1(feedback.sel(enable),.y(d[1]))mux2switch2(.d0(buf_out),.d1(in.sel(.sel(enable),.y(out))xorgate4(feedback,q[4],in)xorgate2(d[3],q[2],d[1])xorgate1(d[2],q[1],d[1]);assignd[4]=q[3];//moduleD_FF(DelayFlip-FlopmoduleD_FF(clk,rst_n,D,Q,Q_n)inputclk,rst_n,D;outputQ,Q_n;regQassignQ_n=~Qalways@(posedgeclkornegedgerst_n)if(!rst_n)Q<=0;elseQ<=D//module2-outputmodulemux2(d0,d1,sel,yinputd0,d1,sel;outputy;assigny=(sel==0)?d0:d132生成(7,3)24所示（注意：此图待补全D同时直接通过out端口输出；在这3个时钟周期内，D触发器D1、D2、D3、D4通过逻辑运算生成4位元；的元在4个时钟边沿的触发下，依次输出到out端口。4采用时序逻辑电路实现的(73)2除法器（待补全10145中的定义。（5中）modulemodulediv_mod2_behavior(clk,rst_n,enable,in,outinputclk,in,rst_n,enable;outputout;利用所述的“模2除法器”构造完整的“(7,3)循环码编 妥善地解决信息码元和元的时序配合关系。6钟脉冲驱动元的输出。可见，在这种方案中，信息码元的周期为图7完整的(7,3)循环码编框根据这种方案设计的(7,3)循环码编顶层结