2023年研究生类研究生入学考试专业课电气与电子信息-数字电路历年高频考题带答案难题附详解

2023年研究生类研究生入学考试专业课电气与电子信息-数字电路历年高频考题带答案难题附详解（图片大小可自由调整）第1卷一.历年考点试题黑钻版(共50题)1.对于JK触发器，若J=K，则可完成______触发器的逻辑功能。A.SRB.DC.TD.JK2.从结构上看，PROM和PLA都有一个______和一个______。3.在基于VerilogHDL的触发器的设计中，能够实现下降沿触发的关键字是______。A.posedgeB.negedgeC.notif0D.notif14.用5级触发器构成的环形计数器的模值为______；构成扭环形计数器的模值为______。5.DTL与非门电路如图所示，估算输入VI=0.3V和VI=3.7V时的VO。

6.VerilogHDL的常量是一个恒定不变的数，一般在______定义。7.逻辑函数F=+C·D，其反函数=______，其对偶式F*=______。8.只读存储器ROM有______、______和______等类型。9.利用门电路的传输时间，可以把______个与非门首尾相接，组成多谐振荡器。A.8B.7C.6D.410.具有N个存储单元所组成的存储器，需要地址位数是______A.NB.log2NC.N/2D.N×811.TTL与非门的两个状态通常称为关态和开态，当输入有一为低电平时，对应的是______态；当输入全为高电平时对应的是______态。12.在二进制译码器中，若输入有4位代码，则输出有______信号。A.2个B.4个C.8个D.16个13.脉冲单元电路主要有______、______和______。14.若4位同步二进制加法计数器当前的状态是0111，下一个输入时钟脉冲后，其内容变为______。A.0111B.0110C.1000D.001115.基本RS触发器可以用______门和______门构成。16.一个8位D/A转换器的量化阶梯为0.02V电压，则当输入为“01001110”时输出为______V电压。17.如图所示的电路是用施密特触发器电路构成的多谐振荡器，试画出电容器C两端电压VC和输出电压VO的波形。

18.数/模转换电路由______、______、______和______构成。19.对于或非门，只要有一个输入为高电平，则输出就为______电平，所以对或非门多余输入端的处理不能接______电平。20.用卡诺图化简Y(A，B，C，D)=∑m(3，5，6，7，10)+∑d(0，1，2，4，8)，化为最简与或表达式。21.标准与或式是由______构成的逻辑表达式。A.最大项之积B.最小项之积C.最大项之和D.最小项之和22.下列门电路工作速度最快的一种是______。A.TTLB.CMOSC.NMOSD.PMOS23.在图1所示的电路中，为保证VOL=0.2V时，V12≤0.5V，试计算R的最大允许值。电路所用的2输入端TTL与非门74H00的电路结构如图2所示。

图1

图224.PLD(可编程逻辑器件)属于______电路。A.非用户定制B.全用户定制C.半用户定制D.自动生成25.由10级触发器构成的二进制计数器，其模值为______。A.10B.20C.1000D.102426.当输入变量中“1”的个数为奇数时，奇校验器的输出为______；当输入变量中“1”的个数为偶数时，奇校验器的输出为______。27.当某片半导体随机存储器RAM芯片的控制信号CS=0和WE=1时，则该存储器______。A.只能进行读操作B.只能进行写操作C.可以进行读或者写操作D.不能进行任何操作28.VerilogHDL程序的每个模块的内容都是嵌在______两语句之间的。A.start和endmoduleB.module和endC.module和endmoduleD.start和endstart29.用8级触发器可以记忆______种不同的状态。A.8B.16C.128D.25630.硅二极管导通和截止的条件是______。A.VD＞0.7V，VD＜0.5VB.VD＞0.5V，VD＜0.7VC.VD＞0.7V，VD＜0.7VD.VD＞0.5V，VD＜0.5V31.VerilogHDL最早被IEEE公布的标准是______。A.IEEESTD1076-1987B.IEEE#1064-1995C.IEEE.STD_LOGIC_1164D.IEEESTD1076-199332.在进行VerilogHDL的关系运算时，如果关系是真，则计算结果为______；如果关系是假，则计算结果为______；如果某个操作数的值不定，则计算结果为______。33.若与或逻辑函数表达式F中的某一个乘积项为1，则该表达式F=______。34.函数是______表达式。A.或与B.与或非C.与非与非D.或非或非35.在A/D转换器中，已知Δ是量化单位，若采用“有舍有取”方法划分量化电平，则量化误差为______Δ。A.1/4B.1/2C.1D.236.两个1位二进制数相加叫做______。两个同位的加数和来自低位的进位三者相加叫做______。37.下图是用TTL输出开路门(OC门)电路驱动CMOS电路的实例，试计算上拉电阻RL的取值范围。TTL输出开路与非门在VOL≤0.3V时的最大输出电流为8mA，输出端的T5晶体管截止时有50μA的漏电流。CMOS或非门的输入电流可以忽略。要求加到CMOS或非门输入端的电压满足VIH≥4V，VIL≤0.3V。给定电源电压VDD=5V。

38.实现一个输入为1MHz，输出为1kHz的分频器，至少需要______个触发器。A.8B.9C.10D.1139.在VerilogHDL中，register型变量有______、______、______和______等4种。40.在A/D转换器中，已知⊿是量化单位，若采用“只舍不取”方法划分量化电平，则量化误差为______；若采用“有舍有取”方法划分量化电平，则量化误差为______。41.可以用来暂时存放数据的器件称为______。42.N级触发器可以记忆______种不同的状态。43.对于低电平是输出有效电平的译码器，每个输出都是______。若以这种类型的译码器实现组合逻辑电路时，还需要增加______。44.ispLSI器件中的GLB是指______。A.全局布线区B.通用逻辑块C.输出布线区D.输出控制单元45.在VerilogHDL的逻辑运算中，设A=8'b11010001，B=8'b00011001，则表达式“A&B”的结果为______。A.8'b00010001B.8'b11011001C.8'b11001000D.8'b0011011146.用代数法化简逻辑函数为最简与或表达式。

47.用代码代表特定信号或者将代码赋予特定含义的过程称为______。A.译码B.编码C.数据选择D.奇偶校验48.若一个10位二进制A/D转换器的基准电压VREF=-10.24V，则当输入2.56V时，结果(二进码)为______。A.0100000000B.1100000000C.1000000000D.010000001049.把代码的特定含义翻译出来的过程叫______；n位二进制译码器有______个输入，有个输出，工作时译码器只有一个输出有效。50.从若干输入数据中选择一路作为输出的电路叫______。第1卷参考答案一.历年考点试题黑钻版1.参考答案：C2.参考答案：与阵列，或阵列；3.参考答案：B4.参考答案：5，10；5.参考答案：解：在本题图所示电路中，输入由二极管构成，输出由三极管构成，所以称为DTL与非门。

(1)当输入VI=VIL=0.3V时，假设二极管D1、D2导通，则P点的电压为：

VP=VIL+VD=0.3+0.7=1.0V

由于P点的右边支路经过D3、D4和晶体管三极管T下地，如果要使它们导通至少需要3×0.7=2.1V的电压，现Vp=1.0V，所以D3、D4和T都不能导通，假设成立，VO=VCC=5V。

(2)当V1=VIL=3.7V时，二极管D1、D2导通，则P点的电压为：

VP=VIL+VD=3.7+0.7=4.4V

由于P点的右边支路只需要3×0.7=2.1V的电压就可以使D3、D4和T导通，而且它们导通后，使P点的电位被钳位在2.1V，所以假设不成立，D1、D2被反偏置截止。D3、D4和T导通，则三极管T的基极电流为：

而基极临界饱和电流为：

因为IB＞IBS，所以T饱和，VO=VCES=0.3V。6.参考答案：程序前部7.参考答案：8.参考答案：掩模ROM、PROM、EPROM9.参考答案：B10.参考答案：B11.参考答案：关；开12.参考答案：D13.参考答案：多谐振荡器、施密特触发器、单稳态触发器14.参考答案：C15.参考答案：与非门，或非门16.参考答案：1.5617.参考答案：输出波形如图所示。

18.参考答案：数码锁存器、电子开关、电阻网络和求和电路19.参考答案：0(低)；1(高)20.参考答案：解：卡诺图如图所示。

最简与或表达式为：21.参考答案：D22.参考答案：A23.参考答案：解：在本题图所示的电路中，当门G1处于开态时，VOL=0.2V，门G2处于关态，要保证V12≤0.5V，根据电路可知，电阻R上的压降为：

VR≤0.5-0.2=0.3V

即

整理后得到

则R的最大允许值为0.22kΩ。24.参考答案：C25.参考答案：D26.参考答案：1；027.参考答案：A28.参考答案：C29.参考答案：D30.参考答案：D31.参考答案：B32.参考答案：1，0，x(未知)33.参考答案：134.参考答案：C35.参考答案：B36.参考答案：半加；全加37.参考答案：解：在本题图所示电路中，当TTL输出开路与非门处于开态时VOL≤0.3V，允许流过上拉电阻RL的电流IRL≤8mA，即：

因此

当TTL输出开路与非门处于关态时，T5晶体管截止，门的输出呈高阻态，输出端有50μA的漏电流，此电流在RL上的压降应满足