数字电路与逻辑设计课件

数字电路与

逻辑设计数字电路与

逻辑设计数字电子技术第1章数字电路基础第2章组合逻辑电路第3章常用组合逻辑模块及其应用第5章常用时序逻辑模块及其应用第6章脉冲产生电路及集成定时器第4章时序逻辑电路数字电子技术第1章数字电路基础第2章组合逻辑电路退出*第8章可编程逻辑器件简介第7章数/模转换器和模/数转换器注：打“*”为可不讲授内容退出*第8章可编程逻辑器件简介第7章数/模转换器第5章常用时序逻辑模块及其应用学习要点：计数器、寄存器等中规模集成电路的逻辑功能和使用方法第5章常用时序逻辑模块及其应用学习要点：5.1计数器5.1.2典型计数器模块退出5.1.3用计数器模块构成任意N进制计数器5.1.4计数器模块的应用5.1.1二进制计数器和十进制计数器5.1计数器5.1.2典型计数器模块退出5.1.3在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二5.1.1二进制计数器和十进制计数器1、二进制同步计数器3位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：5.1.1二进制计数器和十进制计数器1、二进制同步计数时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程电路图由于没有无效状态，电路能自启动。推广到n位二进制同步加3位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：3位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程电路图由于没有无效状态，电路能自启动。推广到n位二进制同步减3位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程3位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D电路图电路图4位集成二进制同步加法计数器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。4位集成二进制同步加法计数器74LS161/163①CR=0双4位集成二进制同步加法计数器CC4520①CR=1时，异步清零。②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。双4位集成二进制同步加法计数器CC4520①CR=1时，异步4位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位集成二进制同步可逆计数器74LS191U/D是加减计数控4位集成二进制同步可逆计数器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。4位集成二进制同步可逆计数器74LS193CR是异步清零端，2、二进制异步计数器3位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：2、二进制异步计数器3位二进制异步加法计数器状态图选用3个C时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下3位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：3位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下二进制异步计数器级间连接规律二进制异步计数器级间连接规律4位集成二进制异步加法计数器74LS197①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。4位集成二进制异步加法计数器74LS197①CR=0时异步清选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。3.3.2十进制计数器1、十进制同步计数器状态图输出方程：时钟方程：十进制同步加法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、F状态方程状态方程电路图比较，得驱动方程：将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图比较，得驱动方程：将无效状态1010～1111分别代入十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：时钟方程：十进制同步减法计数器选用4个CP下降沿触发的JK触发器，分别状态方程次态卡诺图状态方程次态卡诺图比较，得驱动方程：将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图比较，得驱动方程：将无效状态1010～1111分别代入状态方十进制同步可逆计数器集成十进制同步计数器集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。十进制同步可逆计数器集成十进制同步计数器集成十进制同步加法计选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。2、十进制异步计数器状态图输出方程：十进制异步加法计数器选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择状态方程状态方程比较，得驱动方程：电路图将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。比较，得驱动方程：电路图将无效状态1010～1111分别代入十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择状态方程状态方程比较，得驱动方程：电路图将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。比较，得驱动方程：电路图将无效状态1010～1111分别代入集成十进制异步计数器74LS90集成十进制异步计数器74LS905.1.3用计数器模块构成N进制计数器1、用同步清零端或置数端归零构成N进置计数器2、用异步清零端或置数端归零构成N进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。5.1.3用计数器模块构成N进制计数器1、用同步清零端用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（3）画连线图。SN-1＝S12-1＝S11＝1011（2）求归零逻辑。例D0～D3可随意处理D0～D3必须都接0用74LS163来构成一个十二进制计数器。（3）画连线图。S用74LS197来构成一个十二进制计数器。（1）写出状态SN的二进制代码。（3）画连线图。SN＝S12＝1100（2）求归零逻辑。例D0～D3可随意处理D0～D3必须都接0用74LS197来构成一个十二进制计数器。（3）画连线图。S用74LS161来构成一个十二进制计数器。SN＝S12＝1100例D0～D3可随意处理D0～D3必须都接0SN-1＝S11＝1011用74LS161来构成一个十二进制计数器。SN＝S12＝113、提高归零可靠性的方法3、提高归零可靠性的方法数字电路与逻辑设计ppt课件4、计数器容量的扩展异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。100进制计数器4、计数器容量的扩展异步计数器一般没有专门的进位信号输出端，60进制计数器64进制计数器60进制计数器64进制计数器同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。12位二进制计数器（慢速计数方式）同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信12位二进制计数器（快速计数方式）在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。12位二进制计数器（快速计数方式）在此种接线方式中，只要片1本节小结：计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。本节小结：计数器是一种应用十分广泛的时序电路，除用于计数5.2寄存器5.2.1基本寄存器退出5.2.2移位寄存器5.2.3寄存器集成模块的应用5.2寄存器5.2.1基本寄存器退出5.2.2在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存5.2.１基本寄存器1、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：5.2.１基本寄存器1、单拍工作方式基本寄存器无论寄存2、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。2、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即5.2.2移位寄存器1、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状态方程：5.2.2移位寄存器1、单向移位寄存器并行输出4位右移数字电路与逻辑设计ppt课件并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：并行输出4位左移时钟方程：驱动方程：状态方程：数字电路与逻辑设计ppt课件单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。单向移位寄存器具有以下主要特点：2、双向移位寄存器M=0时右移M=1时左移2、双向移位寄存器M=0时右移M=1时左移3、集成双向移位寄存器74LS1943、集成双向移位寄存器74LS1945.2.3寄存器集成模块的应用1、环形计数器结构特点即将FFn-1的输出Qn-1接到FF0的输入端D0。工作原理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。5.2.3寄存器集成模块的应用1、环形计数器结构特点即能自启动的4位环形计数器状态图能自启动的4位环形计数器状态图由74LS194构成的能自启动的4位环形计数器时序图由74LS194构成的能自启动的4位环形计数器时序图2、扭环形计数器结构特点状态图即将FFn-1的输出Qn-1接到FF0的输入端D0。2、扭环形计数器结构特点状态图即将FFn-1的输出Qn-1接能自启动的4位扭环形计数器能自启动的4位扭环形计数器本节小结：寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。寄存器分为基本寄存器和移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、并行输出。寄存器的应用很广，特别是移位寄存器，不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码，还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路。本节小结：寄存器是用来存放二进制数据或代码的电路，是一种3.5顺序脉冲发生器3.5.1计数型顺序脉冲发生器退出3.5.2移位型顺序脉冲发生器3.5顺序脉冲发生器3.5.1计数型顺序脉冲发生器3.5.1计数器型顺序脉冲发生器在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。3.5.1计数器型顺序脉冲发生器在数字电路中，能按一定时序图译码器电路图计数器时序图译码器电路图计数器用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。用集成计数器74LS163和集成3线-8线译码器74LS133.5.2移位型顺序脉冲发生器移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。3.5.2移位型顺序脉冲发生器移位型顺序脉冲发生器由移时序图时序图在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。本节小结：在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺3.6随机存取存储器（RAM）3.6.1RAM的结构退出3.6.2RAM容量的扩张3.6随机存取存储器（RAM）3.6.1RAM的结RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。RAM中的每个寄存器称为一个字，寄存器中的每一位称为一个存储单元。寄存器的个数（字数）与寄存器中存储单元个数（位数）的乘积，叫做RAM的容量。按照RAM中寄存器位数的不同，RAM有多字1位和多字多位两种结构形式。在多字1位结构中，每个寄存器都只有1位，例如一个容量为1024×1位的RAM，就是一个有1024个1位寄存器的RAM。多字多位结构中，每个寄存器都有多位，例如一个容量为256×4位的RAM，就是一个有256个4位寄存器的RAM。3.6.1RAM的结构RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。由大量寄存器构成的矩阵用以决定访问哪个字单元用以决定芯片是否工作用以决定对被选中的单元是读还是写读出及写入数据