ModelSimSE之简明操作指南

ModelSimSE简明操作指南第一章介绍VHDLVerilog模拟HDL设计工作而言，它是一个很有用的参考。ModelSim具备强大的模拟仿真功能，在设计、编译、仿真、测试、ModelSim的窗口治理界面让用户使用起ModelSimshell有很多操作指令供你使用，UnixTcl/Tk的，其功能相当强大，这需要在以后的实际应用中渐渐体会。SynplifyMAX+PLUSII可以在编译前选择器件。而且ModelSim在时MAX+PLUSII可以自行设置输入波形，仿真后自动产生输出波形，而是需要在源文件中就确定输入，如编写测试台程序来完成初始化、模块输入的工作，或者通过外部宏文件供给鼓励。这样才可以看到仿真模块的时序波形图。另外对于Synplify来说，也只具有编译力量，但是比SynplifyMAX+PLUSII中使用。ModelSim还具有分析代码的力量，可以看出不同的代码段消耗资源的状况，从而可以对代码进展改善，以提高其效率。其次章 的主要构造ModelSim的主窗口〔Mainwindow〕包括菜单栏、工具栏、工作区和命令行操作区。设计，同时翻开其他窗口。TclModelSim很好的帮手。第三章 的简要使用方法ModelSim的使用方法，更多的需要在实际应用中娴熟和把握。第一课CreateaProjectCreateProject对话框。ProjectDefaultLibraryName设置为work。ProjectAddFiletoProject。ReferencefromcurrentlocationOK。CompileAll。Librarywork。来导入设计。n\dte\\Project。其次课BasicVHDLSimulation预备仿真examplevhdModelSim或命令来完成。Createanewlibrary存了名为_info的特别文件。(Prompt:vlibworkvmapworkwork)Filesvcom命令是看不到的。从列表中选(Prompt:vcomcounter.vhd)SimulationResolution限制。这次仿真运行，下述是缺省的显示：SimulatorResolution:default(thedefaultis1ns)Library:workDesignUnit:counter假设设计单元是一个实体，你可以点击前面的加号，来扫瞄其关联的构造。(Prompt:vsimcounter)Load承受设置。ModelSimUser’sManual。(Prompt:view*)中的顶级top-level信号。Promptaddlist/counter/*)Wavewindow。Promptaddwave/counter/*运行仿真通过应用始终输入鼓励来开头仿真。点击主窗口，在vsim提示符下敲如下面的命令：(forceclk150,0100–repeat100)(MENU:Signals\Edit\Clock)命令如下：forceclktothevalue1at50nsafterthecurrenttimethento0at100nsafterthecurrenttimerepeatthiscycleevery100nsRun〔Run功能在主窗口和波形窗口中定义，即这两个窗口中有Run功能。首RunRunAll。.100ns后停顿。(PROMPT:run100(MENURun\Run100ns).Break。(PROMPTrun-all(MENURun\Run-All)Break按钮来中断仿真，一旦仿真到达一个可承受的停顿点，它就停顿运行。〔假设暂停发生时，仿真没在评测一个过程，则没有箭头显示在源文件窗口上。18行的函数内部设置一个断点。18行上点击设置断点，可以看到紧挨着行号有一个红点，可以用鼠标点击切换断点的使能与否，断点制止后看到是一个小RemoveBreakPoint18来取消断点。PROMPTbpcounter.vhd18ModelSim会碰上断点，通过源文件中的一个箭头或是在主窗口中的一条中断信息来显示出来。(PROMPT:run-continue)(MENU:Run\Continue)VariableswindowStep。(PROMPTrun-step(MENUStep)当你完成了，敲入以下命令完毕仿真。quit-forceModelSim。第三课BasicverilogSimulationModelSimFile\ChangeDirectory命令来完成。verilogverilogverilog仿真器，Verilog仿真器，对于编译它需要一个目标设计库。假设需要的话，ModelSimVHDLVerilog代码到同一个库中。Createanewlibrary存了名为_info的特别文件。(Prompt:vlibworkvmapworkwork)Verilog设计。counter的模块，它执行一个简洁的八位加法计数器。。在仿真下，你可以看到这两个文件，通过一个被测试台例示了的模块counter的一个简洁的实例〔t的实例k设计库。Compile按钮来编译两个文件。(PROMPT:vlogcounter.vtcounter.v)Files对话框。Done。Design按钮开头仿真。(PROMPT:vsimtest_counter)LoadDesign对话框允许你从指定的库中选取一个设计单元仿真。你也可以Resolution1ns。Load承受这些设置。Signals、ListandWavewindow:viewsignalslistwave(MENU:View\<windowname\)()inRegion。Promptaddlist/test_counter/*Edit\SelectAllWavewindow的路径名或是数值窗格的任一个中。L条目也能够从一个窗口拷贝到另一个窗口〔edtw内部t\yt\et\Delete。Promptviewsource“+”〔expand〕或“-”〔contract〕来观察。SourcewindowStructurewindow所选的层次StructurePanetest_counter模块显示在Sourcewindow。运行仿真(PROMPTrun(MENURun\Run100ns)Run。run@3000All。(PROMPT:run-all)(MENU:Run\Run-All)中断运行。调试仿真SignalProperties(list)对话框翻开了。Listwindow的输出也发生转变，成为十进制数，而不是缺省的二进制了。功能增量的调用〕设置断点。(PROMPTrestart(MENUFile\Restart)Restart。stopRestart的话，将会停在这一句上。n〔主窗口ew。(PROMPTrun-all(MENURun\Run-All)SignalswindowSourcewindow命令。examinecount命令的结果是，值会输出在主窗口。StepVerilog源函数。完毕仿真的命令为：quitforce。第四课MixedVHDL/verilogsimulation预备仿真和*.vWelcome对话框消灭，。SelectDesign\CreateaNewLibrary〔PROMPT:vlibwork〕TypeLibraryName:workSelectOK!编译文件(PROMPT:vlogcache.vmemory.vproc.v)(PROMPT:vcomutil.vhdset.vhdtop.vhd)Verilog文件。cache.vmemeory.vproc.vVHDL的编译次序是特定的。在这个例子中，top.vhd文件必需最终编译。依据下面的挨次编译文件：util.vhdset.vhdtop.vhd运行仿真topLoad。(PROMPTvsimtop)View\All，(PROMPT:view*)addlist*addwave*(SignalsMENU:View\List\SignalsinRegion)(SignalsMENU:View\Wave\SignalsinRegion)VHDL级的用一个方框前缀指示，Verilog级的用一个圆形前缀指示。cache_set的声明。Edit\Find。VHDL实体。VHDL代码。Quit-force第五课DebuggingaVHDLsimulation预备仿真vliblibrary_2。在命令行的方式下敲入以下命令将源文件编译到库中vcom–worklibrary_2gates.vhdadder.vhdtestadder.vhdmodelsim.inivmap命令生成一个规律库名字来完成。vmapworklibrary_2文件。Design对话框。Load承受设置。(PROMPT:vsim–tnswork.test_adder_structural)*)(MENU:View\All)AllListwindow中。(MENU:View\List\SignalsinRegion)(PROMPT:addlist*)中。键入命令：addwave*(MENU:View\Wave\SignalsinRegion)(DRAG&DROP)1000ns。(MENU:Option\Simulation\Defaults)运行调试仿真主窗口中的一条消息将通报你有一个推断错误。执行下面步骤查找错误。。toErrorOKHDL推断语句上。Restart。window中的箭头指向推断语句。(MENU:Run\Run1000ns)(PROMPT:run)i=6。这表示仿真停留在测试模式环路的第六次重复中。的变量。的第六次纪录。window中的sumVariableswindowsum字段。输入a,bcinsum。但是在测试向量内有一个错误。为了改正这个错误，你需要重仿真且修改测试向量的初始值。–f命令不消灭确认对话框就重仿真。。swss〔。点击变量名字，高亮显示mEdit\Chang。value中数值的最终四位〔e〔〕Run。(MENU:Run\Run1us)(PROMPT:run)触发Listwindow100ns就列出这些值。Props。页面完成这些步骤。以制止在信号上触发strobe10070OK承受设置SignalProperties(list)对话框。–force。第六课Runningabatch-modesimulationDOSUNIX提示符下。到该名目下。生成一个的设计库：vlibwork映射库：vmapworkwork..\example\stim.do文件到当前工作名目中。生成批处理文件，内容为：addlist–decimal*dostim.dowritelistcounter.lst执行下面的命令，运行批处理模式仿真：vsim–doyourfile–wlfsaved.wlfcountervsim仿真器saved.wlf的日志文件中保存仿真结果counter.lstcounter。vsimviewsaved.wlfviewsignalslistwaveaddwave*addlist*试验保存的仿真结果。完成了完毕仿真：quit–fModelSimUser’sManual。第七课ExecutingCommandsatstartup本课与第六课所介绍的工作于一样的名目，也是以命令行方式操作。..\examples\startup.do到当前工作名目。notepadini文件，取消下属语句的注释，它位于文件的[vsim]局部：(修改后保存)Startup=dostartup.do$entity来为不同的设计在启动时作不同的事情。键入以下指令指定将被仿真的顶级设计单元，开头仿真：vsimcounter留意到没有显示对话框仿真器就导入了设计单元。对于一再地仿真同一个设计单元，这样做是很便捷的。还可以留意到全部的窗口都翻开了，这是由于命令view*包括在启动宏里面。–f命令。modelsim.iniStartup这一行。第八课FindingnamesandvaluesFindingitemsbynameintreewindowsHDL条目。Edit\FindSearchingforitemvaluesintheListandWavewindowsHDL条目的值。Edit\Search定位值，搜寻基于以下的选项：•SearchType:AnyTransition搜寻选取信号的任何变化Edge搜寻选取信号的上升沿Edge搜寻选取信号的下降沿•SearchType:SearchforSignalValueVHDLorVerilog的数值格式〕•SearchType:SearchforExpressionExpression域中的表达式ListwindowsTcl宏。假设没有指定表达式，搜寻将返回一个错ModelSimCommandReference以猎取更多关于表达式语法的信息。•SearchOptions:MatchCount你能够搜寻关于值的第n个变化或者是第n个匹配。MatchCount指示了搜寻到的变化或匹配的数量。•SearchOptions:IgnoreGlitches网表中的零宽度的脉冲干扰。第四章 使用中的留意事项WelcomeModelSim就会消灭该对话框。在工作区底部的状态栏里会显示一些有用的信息。操作哪个名目中的文件肯定要定位到该名目，或者是设置为当前工作名目。work子名目，由于里面没有_infovlib命令。断点只能设置在可执行的行上，这些行以绿色行号指示ModelSim推迟了这样的检测，直到设计被导入。所以在这里，假设你选择在VHDL/Verilog设计中，VerilogVHDL文件值前编译。clk，相当于给仿真初始化。路径选择仿真工具,在主窗口中选择【file】→【changedirectory】命令,将工作名目转变到你想存放仿真库的名目,点击【ok】.创立仿真库在生窗口中选择【file】→【new】→【library】命令,在弹出的【c