宏功能模块应用课件

EDA技术与VHDL第3章宏功能模块与IP应用.LPM

参数可设置模块库LibraryofParameterizedModules是一个EDA标准.IP（知识产权）设计可重用缩短设计时间经验证设计加密SoC、SOPC的基础最成功的IP提供商之一：.Altera提供的宏功能模块与LPM函数有：算术组件：包括累加器、加法器、乘法器和LPM算术函数；门电路：包括多路复用器和LPM门函数。I/O组件：包括时钟数据恢复(CDR)、锁相环(PLL)、双数据速率(DDR)、千兆位收发器块(GXB)、LVDS接收器和发送器、PLL重新配置和远程更新宏功能模块。存储器编译器：包括FIFOPartitioner、RAM和ROM宏功能模块。存储组件：包括存储器、移位寄存器宏模块和LPM存储器函数。3.1宏功能模块概述.

知识产权（IP）核的应用AMPP计划：AlteraMegafunctionPartnersProgramMegaCore：OpenCore评估LicenseOpenCorePlus硬件评估LicenseLPM.使用MegaWizardPlug-InManager

...MegaWizardPlug-InManager输出分件<输出文件>.inc：宏功能模块包装文件中模块的AHDL包含文件。<输出文件>.tdf：要在AHDL设计中实例化的宏功能模块包装文件。<输出文件>.vhd：要在VHDL设计中实例化的宏功能模块包装文件。<输出文件>.v：要在VerilogHDL设计中实例化的宏功能模块包装文件。<输出文件>_bb.v：VerilogHDL设计所用宏功能模块包装文件中模块的空体或black-box申明，用于在使用EDA综合工具时指定端口方向。<输出文件>_inst.tdf：宏功能模块包装文件中子设计的AHDL例化示例。<输出文件>_inst.vhd：宏功能模块包装文件中实体的VHDL例化示例。<输出文件>_inst.v：宏功能模块包装文件中模块的VerilogHDL例化示例。可以在命令提示符下键入以下命令，实现在QuartusII软件之外使用MegaWizardPlug-InManager：qmegawizr.在QuartusII中对LPM进行例化

1、在VerilogHDL和VHDL中例化2、使用端口和参数定义3、使用端口和参数定义生成宏功能模块.Altera的LPM计数器加法/减法器乘法器乘-累加器和乘-加法器RAM移位寄存器.3.2宏模块应用实例

图3-1正弦信号发生器结构框图f=f0/64..定制LPM_ROM初始化数据文件首先确定图3-1中ROM内的波形数据文件。QuartusII能接受的LPM_ROM中的初始化数据文件的格式有2种：MemoryInitializationFile（.mif）格式和Hexadecimal（Intel-Format）File（.hex）格式。以下以64点正弦波形数据为例分别说明。

.1．建立.mif格式文件【例3-1】WIDTH=8;DEPTH=64;ADDRESS_RADIX=HEX;DATA_RADIX=HEX;CONTENTBEGIN0:FF;1:FE;2:FC;3:F9;4:F5;…（数据略去）3D:FC;3E:FE;3F:FF;END;.可以使用C/C++来生成Sin数据【例3-2】#include<stdio.h>#include"math.h"main(){inti;floats;for(i=0;i<1024;i++){s=sin(atan(1)*8*i/1024);printf("%d:%d;\n",i,(int)((s+1)*1023/2));}}把上述程序编译成程序后，可在DOS命令行下执行命令：romgen>sin_rom.mif;..2．建立.hex格式文件使用C/C++编程生成使用通用编程器.sdata.hex文件的放置路径.定制LPM_ROM元件定制新的宏功能块.LPM宏功能块设定.选择data_rom模块数据线和地址线宽度.选择地址锁存信号inclock.调入ROM初始化数据文件并选择在系统读写功能.LPM_ROM设计完成.波形数据ROM文件

..完成顶层设计【例3-4】正弦信号发生器顶层设计LIBRARYIEEE;--正弦信号发生器源文件USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSINGTISPORT(CLK:INSTD_LOGIC;--信号源时钟DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位波形数据输出END;ARCHITECTUREDACCOFSINGTISCOMPONENTdata_rom--调用波形数据存储器LPM_ROM文件：data_rom.vhd声明PORT(address:INSTD_LOGIC_VECTOR(5DOWNTO0);--6位地址信号 inclock:INSTD_LOGIC;--地址锁存时钟 q:OUTSTD_LOGIC_VECTOR(7DOWNTO0) );ENDCOMPONENT;

.SIGNALQ1:STD_LOGIC_VECTOR(5DOWNTO0);--设定内部节点作为地址计数器BEGINPROCESS(CLK)--LPM_ROM地址发生器进程BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;--Q1作为地址发生器计数器ENDIF;ENDPROCESS;u1:data_romPORTMAP(address=>Q1,q=>DOUT,inclock=>CLK);--例化END;.仿真测试图7-11仿真波形输出图7-12嵌入式逻辑分析仪获得的波形.3.3在系统存储器数据读写编辑器应用In-SystemMemoryContentEditor编辑窗.与实验系统上的FPGA通信正常情况下的编辑窗界面.从FPGA中的ROM读取波形数据.编辑波形数据下载编辑数据后的SignalTapII采样波形.3.4编辑SignalTapII的触发信号选择高级触发条件.进入“触发条件函数编辑”窗口.编辑触发函数.3.5其它存储器模块的定制与应用3.5.1RAM定制编辑定制RAM.LPM_RAM的仿真波形.3.5.2FIFO定制FIFO编辑窗.FIFO的仿真波形.3.6流水线乘法累加器的混合输入设计（1）用VHDL设计16位加法器【例】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER16BISPORT(CIN:INSTD_LOGIC;A，B:INSTD_LOGIC_VECTOR(15DOWNTO0);S:OUTSTD_LOGIC_VECTOR(15DOWNTO0);COUT:OUTSTD_LOGIC);ENDADDER16B;ARCHITECTUREbehavOFADDER16BISSIGNALSINT:STD_LOGIC_VECTOR(16DOWNTO0);SIGNALAA,BB:STD_LOGIC_VECTOR(16DOWNTO0);BEGINAA<='0'&A;BB<='0'&B;SINT<=AA+BB+CIN;S<=SINT(15DOWNTO0);COUT<=SINT(4);ENDbehav;.（2）顶层原理图文件设计在原理图编辑窗加入LPM元件.编辑LPM乘法器.加入所有相关元件.乘法累加器电路.（3）仿真muladd工程仿真波形.3.7LPM嵌入式锁相环调用3.7.1建立嵌入式锁相环元件选择参考时钟为16MHz.