非常简单CPU数据通路设计

HUNANUNIVERSITY实验报告题目：非常简单CPU数据通路设计 学生姓名学生学号 专业班级计算机科学与技术（3）班 非常简单CPU数据通路设计【实验目的】掌握CPU的设计步骤学会芯片的运用及其功能【实验环境】Maxplus2环境下实现非常简单CPU数据通路的设计【实验内容】绘制非常简单CPU的寄存器：一个8位累加器AC，一个6位的地址寄存器AR，一个6位的程序计数器PC，一个8位的数据寄存器DR，一个2位的指令寄存器IR。其数据通路详见教材P。1、零件制作6位寄存器（自行设计）6位计数器（自行设计）8位寄存器（可选择74系列宏函数74273）8位计数器（由两个74161构成）2位寄存器（由D触发器构成，自行设计）6三态缓冲器（自行设计，可由74244内部逻辑修改而成）8三态缓冲器（选择74系列宏函数74244，或作修改）alu模块（自行设计，限于时间，其内部逻辑不作要求）2、选择器件，加入数据通路顶层图8位累加器AC：选择8位计数器6位地址寄存器AR：reg66位的程序计数器PC：cou68位的数据寄存器DR：选择8位寄存器2位的指令寄存器IR：选择2位寄存器3、为PC、DR加入三态缓冲器。4、调整版面大小，器件位置。5、设计地址引脚、数据引脚、8位内部总线，加入数据引脚到内部总线的缓冲器。6、连接各器件之间以及到内部总线的线路，设计并标注各控制信号。7、（选做）编译之后，给出微操作AR<-PC的测试方法及仿真结果。8、实验报告中应给出各元部件的实现方法、内部逻辑贴图、打包符号说明及顶层的“非常简单CPU”数据通路图。实验报告一、实验步骤基于前面非常简单CPU的讲解，我掌握了非常简单CPU的指令集结构及非常简单CPU的指令读取过程和执行过程，本次实验是在上次实验的基础之上完成非常简单CPU数据通路的设计，其步骤如下：（1）、AC累加器原理图如下：打包后得到如下：（2）、两位高地址寄存器IR的设计如下：打包后得电路图如下：（3）、6位地址寄存器AR设计如下：打包后AR如下：（4）、八位地址寄存器DR如下:打包后如下：（5）、程序计数器PC如下：（老师已给出）打包后得：（6）、控制8位地址总线的三态缓冲器电路如下：打包图如下：同理有控制6位地址总线的三态缓冲器：打包图如下：最重要的部分ALU设计如下：由一个八与门电路和并行加法器连入一个16位输入的数据选择器，在受到SEL和GN控制时分别选择and8或者并行加法器得到的结果并送到AC的输入端打包如下：其中八输入与门为下图：并行加法器为下图：十六位数据选择器为下图：最后得到简单CPU设计数据通路如下：仿真波形为下图：从图中可以看出当LDN有效时，实现了指数功能，即该CPU实现了PC到AR的功能，当PC输入为100011时AR的输出也为10011。当INC信号有效时实现了地址自动加１的功能CPU功能验证完毕！较高要求总体VHDL代码：LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYwork;ENTITYshujuIS PORT ( CLK:INSTD_LOGIC; GN:INSTD_LOGIC; CLRN:INSTD_LOGIC; INC:INSTD_LOGIC; LDN:INSTD_LOGIC; A:INSTD_LOGIC_VECTOR(7DOWNTO0); PC:INSTD_LOGIC_VECTOR(5DOWNTO0); pin_name:OUTSTD_LOGIC; AR:OUTSTD_LOGIC_VECTOR(5DOWNTO0) );ENDshuju;ARCHITECTUREbdf_typeOFshujuISCOMPONENTar PORT(CLK:INSTD_LOGIC; CLRN:INSTD_LOGIC; D:INSTD_LOGIC_VECTOR(6DOWNTO1); Q:OUTSTD_LOGIC_VECTOR(6DOWNTO1) );ENDCOMPONENT;COMPONENTpc PORT(LDN:INSTD_LOGIC; CLRN:INSTD_LOGIC; CLK:INSTD_LOGIC; INC:INSTD_LOGIC; D:INSTD_LOGIC_VECTOR(6DOWNTO1); Q:OUTSTD_LOGIC_VECTOR(6DOWNTO1) );ENDCOMPONENT;COMPONENTir PORT(CLK:INSTD_LOGIC; CLRN:INSTD_LOGIC; D:INSTD_LOGIC_VECTOR(8DOWNTO7); Q:OUTSTD_LOGIC_VECTOR(8DOWNTO7) );ENDCOMPONENT;COMPONENTdr PORT(CLK:INSTD_LOGIC; CLRN:INSTD_LOGIC; D:INSTD_LOGIC_VECTOR(8DOWNTO1); Q:OUTSTD_LOGIC_VECTOR(8DOWNTO1) );ENDCOMPONENT;COMPONENTalu PORT(SEL:INSTD_LOGIC; GN:INSTD_LOGIC; AC:INSTD_LOGIC_VECTOR(8DOWNTO1); DR:INSTD_LOGIC_VECTOR(8DOWNTO1); Y:OUTSTD_LOGIC_VECTOR(8DOWNTO1) );ENDCOMPONENT;COMPONENTac PORT(LDN:INSTD_LOGIC; CLRN:INSTD_LOGIC; CLK:INSTD_LOGIC; D:INSTD_LOGIC_VECTOR(8DOWNTO1); Q:OUTSTD_LOGIC_VECTOR(8DOWNTO1) );ENDCOMPONENT;COMPONENTsantai6 PORT(GN:INSTD_LOGIC; A:INSTD_LOGIC_VECTOR(6DOWNTO1); Y:OUTSTD_LOGIC_VECTOR(6DOWNTO1) );ENDCOMPONENT;COMPONENTsantai8 PORT(GN:INSTD_LOGIC; A:INSTD_LOGIC_VECTOR(8DOWNTO1); Y:OUTSTD_LOGIC_VECTOR(8DOWNTO1) );ENDCOMPONENT;SIGNAL BUS:STD_LOGIC_VECTOR(5DOWNTO0);SIGNAL SYNTHESIZED_WIRE_0:STD_LOGIC_VECTOR(8DOWNTO1);SIGNAL SYNTHESIZED_WIRE_1:STD_LOGIC_VECTOR(8DOWNTO1);SIGNAL SYNTHESIZED_WIRE_2:STD_LOGIC_VECTOR(6DOWNTO1);SIGNAL SYNTHESIZED_WIRE_3:STD_LOGIC_VECTOR(8DOWNTO1);BEGINb2v_inst:arPORTMAP(CLK=>CLK, CLRN=>CLRN, D=>BUS, Q=>AR);b2v_inst1:pcPORTMAP(LDN=>LDN, CLRN=>CLRN, CLK=>CLK, INC=>INC, D=>PC, Q=>SYNTHESIZED_WIRE_2);b2v_inst10:irPORTMAP(CLK=>CLK, D=>A(7DOWNTO6));b2v_inst5:drPORTMAP(CLK=>CLK, D=>A, Q=>SYNTHESIZED_WIRE_3);b2v_inst6:aluPORTMAP(AC=>SYNTHESIZED_WIRE_0, DR=>A, Y=>SYNTHESIZED_WIRE_1);b2v_inst7:acPORTMAP(CLK=>CLK,