第2章频率计设计应用课件

2.1.2PLD中阵列的表示方法PLD的互补缓冲器PLD的互补输入PLD中与阵列表示PLD中或阵列的表示阵列线连接表示2.1.3CPLD的结构和工作原理MAX7000系列的单个逻辑宏单元结构1.与或阵列实现组合逻辑ACDBFF=CD+/A/BC+/ABD+A/BD+AB/C/DCD/A/BC/ABDA/BDAB/C/D2.可编程与或阵列——用户决定连接点ACDBFF=CD+/A/BC+/ABD+A/BD+AB/C/DCD/A/BC/ABDA/BDAB/C/D3.增加异或门——用EEPROM设置选择输出极性XOR设A为0，输出F设A为1，输出/F．．．输出=/AF+A/FA4.增加D触发器与2选1数据选择器——决定组合逻辑还是时序逻辑XOR……DQCLKD1D2Y2-1MUXB=1，输出D1，组合电路B=0，输出D2，时序电路B5.增加三态门——使输出又可作为输入XOR……DQCLKD1D2Y2-1MUXOEOE=1，信号输出OE=0，高阻态，可输入信号PINMAX7000S系列的宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择数据选择器并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择2逻辑宏单元

逻辑宏单元

逻辑阵列乘积项选择矩阵可编程寄存器每个可编程寄存器可以按三种时钟输入模式工作：◆全局时钟信号。◆全局时钟信号由高电平有效的时钟信号使能。◆用乘积项实现一个阵列时钟。逻辑阵列块LAB1个LAB=16个基本宏单元芯片型号EMP7032EPM7096EPM7128EPM7192宏单元个数3296128192逻辑阵列块个数26812最大I/O脚数3676100124I/O引脚为使芯片外部引脚不致过密，有些宏单元的输出没有送到芯片外部，而是用于内部信号反馈，成为隐埋的逻辑宏单元，故大多数芯片的I/O脚数小于宏单元数。注：4个专用引脚不可少，全局时钟GCLK，全局清零GCLR，输出使能OE1与OE2。EPM7128S器件的I/O控制块

I/O控制块

MAX7128S的结构

逻辑阵列块对于每个LAB，输入信号来自3部分：（1）来自作为通用逻辑输入的PIA的36个信号；（2）来自全局控制信号，用于寄存器辅助功能；（3）从I/O引脚到寄存器的直接输入通道。PIALABLABLABLABI/O控制块I/O控制块I/O控制块I/O控制块LAB输出反馈回PIA4路专用引脚进入PIAI/O信号先进入PIAPIA选择后送入LABLAB输出至I/OPIA信号布线到LAB的方式可编程连线阵列

复杂宏单元1、共享扩展乘积项把在多个逻辑表达式中用到的乘积项反馈逻辑阵列，让多个宏单元共享。否则，每个宏单元要重复实现此乘积项。每个宏单元可返回一个乘积项，1个LAB最多可有16个共享乘积项。只有同一个LAB才可共享。…………共享扩展乘积项复杂宏单元2、并联扩展乘积项把一个宏单元的或门输出结果直接送到下一宏单元的或门输入端，使逻辑表达式可有10个乘积项相加。最多可有3级并联，形成20个乘积项的表达式。并联扩展项会产生延时，级数越多，延时越多。…………并联扩展乘积项2.1.4FPGA的结构和工作原理...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOEIOE...IOEIOE...IOEIOE...IOEIOEEABEABEABLILALABRICILE2.1.4FPGA的结构和工作原理几个概念逻辑阵列（LA）由多个逻辑阵列块（LAB）组成。每个逻辑阵列块（LAB）由8个逻辑单元（LE）与一个局部互连通道（LI）组成。每行LAB中放置一个隐埋阵列块（EAB）行、列信号通过行、列互连通道（RI、CI）连接。每个行、列互连通道两端都有输入/输出单元（IOE）。一个LAB包括8个逻辑单元LE，用局部互连通道LI提供数据信号与控制信号。FLEX10KLAB的结构图LE结构图CycloneLE结构图

FPGA的结构与原理

逻辑单元LELE有4个数据输入信号和4个控制输入信号。LE的核心为一个4输入1输出的查找表（LUT），可看作一个ROM存储器，逻辑函数F=ƒ（A，B，C，D）的值存储其中，对于不同输入，可快速读出F的输出值。与查找表配合有进位链和级联链。一个N输入查找表(LUT，LookUpTable)可以实现N个输入变量的任何逻辑功能，如

N输入“与”、

N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现输出查黑找盒表子输入1输入2输入3输入4什么是查找表?基于查找表的结构模块

FPGA查找表单元

查找表逻辑结构FPGA查找表单元内部结构FPGA的结构与原理

CycloneLE普通模式

FLEX系列的进位链快速加法器,比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUTFLEX系列的级联链性能优越,适合扇入大的逻辑功能“与”级联链“或”级联链LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2nsF=(IN0•IN1•IN2•IN3)(IN4•IN5•IN6•IN7)…F=(IN0+IN1+IN2+IN3)+(IN4+IN5+IN6+IN7)…隐埋阵列块EABEAB核心为一块随机存储器RAM，只读则为ROM。一块EAB的RAM容量为2048bits，可设为4种不同形式，也有4种不同的数据线及地址线的数量。当EAB只读时，可实现特定的逻辑功能，如4*4乘法器。FLEX10K系列的EAB什么是EAB（EmbbededArryBlock）?容量为2048bit的RAM可以配置为存储器或者逻辑函数实现兆功能（Megafunction〕实现存储器或者特殊的逻辑函数比单个的逻辑单元(LE)更有效LE嵌入式阵列逻辑阵列LELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELEEABEABEABEABEAB不同10K系列器件中的EAB配置EPF10K10/A36,144EPF10K40816,384EPF10K20612,288EPF10K30/A612,288EPF10K50/V1020,480EPF10K70918,432EPF10K100/A1224,576器件型号EAB数量RAM容量（Bits）FLEX10K系列的EAB输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1

数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟EAB的大小灵活可变通过组合EAB可以构成更大的模块不需要额外的逻辑单元，不引入延迟，EAB可配置为深度达2048的存储器EAB的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8EAB的使用存储器功能用作同步或者异步RAM单端口或者双端口FIFORAM可用来实现动态硬件重配置逻辑功能配置时，EAB是可以预装的实现一个大的查找表，尤其适用于快速乘法器，状态机和算术逻辑单元等EAB可以用来实现乘法器

VS一个EAB把ROM配置成256*8，乘数与被乘数8bits作输入，乘积8bits从数据线输出。EAB8890MHz用EAB实现的流水线乘法器操作速度可达90MHz!实例:4x4乘法器+(6LE)+(6LE)+(7LE)8LELELELELELELELELELELELELELELELE2.1.5CLPD/FPGA产品概述（1）Altera公司FPGA和CPLD器件系列Altera是著名的PLD生产厂商，多年来一直占据着行业领先的地位。Altera的PLD具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP核、宏功能库等，因此Altera的产品获得了广泛的应用。1）StratixII系列FPGA2）ACEX系列FPGA3）MAX系列CPLD4）Cyclone系列FPGA低成本FPGA5）CycloneII系列FPGA2.1.5CLPD/FPGA产品概述（2）Lattice公司CPLD器件系列Lattice是最早推出PLD的公司。Lattice公司的CPLD产品主要有ispLSI、ispMACH等系列。ispLSI系列器件是Lattice公司于20世纪90年代以来推出的大规模可编程逻辑器件，集成度在1000门到60000门之间，Pin-to-Pin(管脚到管脚)延时最小可达3ns。ispLSI器件支持在系统编程和JTAG边界扫描测试功能。（3）Xilinx公司的FPGA和CPLD器件系列Xilinx在1985年首次推出了FPGA，随后不断推出新的集成度更高、速度更快、价格更低、功耗更低的FPGA器件系列。1）Virtex-4系列FPGA2）SpartanⅡ&Spartan-3&Spartan3E器件系列3）XC9500&XC9500XL系列CPLD2.2频率计逻辑功能分析2.3频率计原理图输入设计建立工作库文件夹和编辑设计文件（1）新建一个文件夹。（2）建立原理图源文件编辑窗。

选择编辑文件类型（3）编辑构建电路图。

打开原理图编辑窗

2.2原理图输入方式设计初步（3）编辑构建电路图。

调入需要的宏功能元件（Symbol）（3）编辑构建电路图。

两位十进制计数器电路图

（4）文件存盘。选择File→SaveAs命令，找到已设立的文件夹路径为d:\MY_PROJECT，存盘文件名为cnt10.bdf。若出现问句“Doyouwanttocreate…”时，若单击“是”按钮，则直接进入创建工程流程。若单击“否”按钮，可按以下的方法进入创建工程流程。创建工程（1）打开建立新工程管理窗。利用“NewPrejectWizard”创建工程cnt10

（2）将设计文件加入工程中。将所有相关的文件都加入进此工程（3）选择目标芯片。

选择目标器件EP2C8Q208C8

（4）工具设置。CNT10工程管理窗（5）结束设置。

功能分析74390的真值表

编译前设置

选择目标器件EP2C8Q208C8（1）选择FPGA目标芯片。

编译前设置

选择配置器件的工作方式

（2）选择配置器件的工作方式。编译前设置

选择配置器件型号和压缩方式（3）选择配置器件和编程方式。编译前设置

选择配置器件型号和压缩方式（4）选择输出设置。

（5）选择目标器件闲置引脚的状态。全程编译

全程编译后出现报错信息

功能测试选择编辑矢量波形文件（1）打开波形编辑器。

功能测试波形编辑器

（1）打开波形编辑器。

功能测试设置仿真时间长度（2）设置仿真时间区域。功能测试vwf激励波形文件存盘

（3）波形文件存盘。

功能测试向波形编辑器拖入信号节点（4）将工程cnt10的端口信号名选入波形编辑器中。功能测试准备给CLK设置时钟

（5）编辑输入波形（输入激励信号）。

为CLK设置周期

功能测试为q设置数制（6）总线数据格式设置。功能测试设置好的激励波形图

（6）总线数据格式设置。功能测试选择仿真约束和控制（7）仿真器参数设置。

功能测试仿真波形输出

（8）启动仿真器。

（9）观察仿真结果。

引脚锁定

AssignmentEditor编辑器引脚锁定

表格式引脚锁定对话框

引脚锁定

图形式引脚锁定对话框配置文件下载选择编程下载文件和下载模式

（1）打开编程窗和配置文件。

配置文件下载加入编程下载方式（2）设置编程器。配置文件下载双击选中的编程方式名

（2）设置编程器。（3）硬件测试。

AS模式直接编程配置器件

图2-31ByteBlaster

II接口AS模式编程窗口1．选择编程模式和编程目标文件

2．选择接插模式

3．AS模式编程下载JTAG间接模式编程配置器件选择目标器件EP2C8

1．将SOF文件转化为JTAG间接配置文件J